DVB-S射频调制的FPGA设计方案

是从相应寄存器中读到的值。缺省情况下，SDIO是输入，SDO是输出，读写数据高位在前。

配置AD9789时需要注意，大部分寄存器都是立即更新，但0x16～0x1D，0x22～0x23除外。只有在0x1E[7]为1 后，0x16～0x1D寄存器数据才更新。只有当0x24[7]位由0变为1后，0x22～0x23才更新。0x1E[7]会自动清零，但0x24[7] 不会。为了保证来自FPGA的数据与AD9789的采样时钟相位一致，AD9789内部集成可编程重定时器，使用三级寄存器来实现重定时功能，具体由内部寄存器0x21[2:0]、0x23[7:0]控制。配置AD9789的流程如表1所示。

5 FPGA与AD9789的接口设计
AD9789的工作时钟由ADF4350与ADCLK914联合提供。ADF4350[6]是ADI公司推出的业界首款全集成的频率合成器，内置片上 VCO(压控振荡器)与PLL(锁相环)，支持137.5 MHz～4.4 GHz范围内的连续调谐，且支持整数小数分频，具有出色的相位噪声性能，完全可以满足本系统的要求。
ADCLK914[7]是一款采用ADI公司专利的互补双极性(XFCB-3)硅锗(SiGe)工艺技术制造的超快型时钟/数据缓冲器。ADCLK914 具备高压差分信号(HVDS)输出，适合用于驱动ADI最新的高速数模转换器(AD9789、AD9739)。

本系统中，在FPGA内部完成信道编码、星座映射及基带成形。AD9789数据接口总线采用32 bit，LVDS模式，只使用一个通道。所以输入为一路复数数据信号，数据为16 bit的差分信号。根据所选的接口模式，在采样时钟上升沿，采样得到的16 bit数据为I, 在采样时钟下降沿，采样得到的16位数据为Q,调用一个ODDR模块，将基带成形后的I路数据和Q路数据合二为一，以LVDS模式输出，分别与 AD9789的DP[15:0]和DN[15:0]相连。ODDR的工作时钟直接来自DCO，DCO是AD9789数据的采样时钟输出，由FDAC分频产生，具体由内部寄存器0x22[5:4]决定，确保FPGA输出数据和AD9789的数据采样时钟速率相等。

本文详细介绍了DVB_S可变符号率的设计，利用新器件AD9789能实现数字上变频的特性，结合FPGA，提出了一套解决全数字DVB-S射频调制的方案，并给出了配置AD9789的详细流程。结合具体实例，给出了重要参数的设置方法，与传统的射频调制相比，免去对片外混频器和低通滤波器的需求，具有更佳的性能、更低的成本和更好的灵活性，可广泛用于电缆调制解调器系统。