FPGA电子电路设计图集锦TOP12

linx 公司的FPGA 全都具有这种功能。比如相位环路锁定。PLL 需要一个外部时钟输入（晶振），经过内部处理后（包括分频和倍频）可以提供在频率和相位上都比较稳定的一定范围内的时钟。还有不得不提的内部不占用逻辑资源的块RAM。RAM 块可用作为单口RAM、双口RAM、内容地址存储器以及FIFO（first in first out）等常用存储器甚至ROM，移位寄存器。这对于小量数据缓存很有用，强化了FPGA的应用性。在选择FPGA 时，芯片内部块RAM 的资源多少也是衡量的一个重要因素。单独块RAM 的容量为18kbit 宽为18Bit、深度为1024，可以根据实际需要改变其位宽和深度，但有两点限制：首先就是修改后块RAM 的容量（位宽深度）不能大于单片块RAM 容量；而且位宽最大不能超过36Bit，可以将多片块RAM 联起来形成内存更大的RAM，此时只受限于芯片内块RAM 的数量，而不再受上面两条原则约束。不过在Quartus 中，具体操作起来很方便。还有底层内嵌功能单元包括内嵌专用硬核如乘法器等。它对于数字信号的运算处理提供极大的便利。

　　SPI 接口控制电路

　　图4-1 SPI模式连接图

　　该工程模块的SPI 接口四条信号线分别定spi_cs_n，spi_clk，spi_miso 和spi_mosi。其中spi_cs_n 是数据控制使能信号，当要对芯片进行操作时，此信号低电平有效。也就是说在同一条主线上可以连接多个SPI。spi_clk是SPI 同步时钟信号，数据信号在该时钟的控制下进行逐位传输。spi_miso 和spi_mosi 是主从机进行通信的数据信号，spi_miso即主机的输入或者说是从机的输出spi_mosi 即主机的输出或者说是从机的输入。

　　VGA 显示驱动模块

　　标准VGA 一共有15 针，真正用到的接口不多，只有5 个，场同步信号和列同步信号是为了让VGA 接收部分知道过来的数据是对应哪一行哪那一列。还有三原色信号，本课题硬件三原色信号通过连接不同的电阻后直接与I/O 接口相连（可理解为简易的DA 转换），这样就可以显示256 色了。内部VGA 与FPGA 接口如图7-1 所示。

　　图7-1 VGA 内部简化DA

　　FPGA 器件应用是继单片机之后，当今地嵌入式系统开发应用中最最热门的关键技术之一，并且随着制造工艺水平的不断提高，成本的不断下降，FPGA 甚至大有替代专用ASIC 的趋势。FPGA 使用Verilog 或VHDL 等硬件描述语言编程。系统工程所有功能全部使用FPGA 来完成，内容包括SD 卡的读取控制，图片解码，VGA 驱动显示等等，采用的是SF—EP1开发板，该板FPGA 使用EP1C3T144C8，配置PLL 电源电路，SD 接口，1 个256 色的VGA 通用接口，SDRAM 等。支持AS 及JTAG 配置方式，软件平台使用Quartus Ⅱ 9.1，从而完成10 幅800*600 的BMP 图片循环显示。

　　FPGA数字核脉冲分析器硬件电路

　　多道脉冲幅度分析仪和射线能谱仪是核监测与和技术应用中常用的仪器。20世纪90年代国外就已经推出了基于高速核脉冲波形采样和数字滤波成型技术的新型多道能谱仪，使数字化成为脉冲能谱仪发展的重要方向。国内谱仪技术多年来一直停留在模拟技术水平上，数字化能谱测量技术仍处于方法研究阶段。为了满足不断增长的高性能能谱仪需求，迫切需要研制一种数字化γ能谱仪。通过核脉冲分析仪显示在显示器上的核能谱帮助人们了解核物质的放射性的程度。

　　图1即为总体设计框图，探测器输出的核脉冲信号经前端电路简单调理后，经单端转差分，由采样率为65 MHz 的高速ADC 在FPGA 的控制下进行模/数转换，完成核脉冲的数字化，并通过数字核脉冲处理算法在FPGA 内形成核能谱，核能谱数据可通过16 位并行接口传输至其他谱数据处理终端， 也可通过LVDS/RS 485接口实现远程传输。特别需要注意的是，由于高速AD 前置，调理电路应该满足宽带、高速，且电路参数能够动态调整的需要，以适应不同类型探测器输出的信号，从而更好地发挥数字化技术的优势。

　　前端电路

　　前端电路由单端转差分和高速ADC 电路组成。差分电路由于其良好的抗共模干扰能力而应用广泛。由于调理电路输出的脉冲信号为单极性信号，若直接送入ADC，将损失一半的动态范围。设计中在运放中加入一个适当的偏置电压，将单极性信号转换成双极性信号后再送入ADC，以保证动态范围。将信号由单端转换成差分的同时，进行抗混叠滤波处理，完成带宽的调整。

本设计使用AD9649 - 65 高速ADC 实现核脉冲的模/数转换，AD9649为14 位并行输出的高速模/数转换器，具有功耗低、尺寸孝动态特性好等优点。当信号从探测器通过调理电路，过差分转单端电路后，以差分信号的形式进入ADC， 在差分时钟的控制下，转换成14 位