机载低相位噪声X波段频率合成器的研究

z以及4.4到4.7GHz的调谐频段。

锁相环（PLL）相位噪声分析：最优PLL结构的选择

选择最佳PLL结构的主要标准是其相位噪声性能。图1给出PLL噪声模型。这

图1 PLL噪声模型

个模型中，表示参考相位，表示参考相位的噪声。和表示PLL输入、输出相位。1/M和1/N分别为分频器参考和主要系数。和为相位检测器、低通滤波器和VCO的传输函数。表示PLL芯片噪声，其中包括分频器噪声和相位检测器噪声。另外一项表示滤波器（Ufn）的均方根（RMS）噪声电压。表示VCO噪声。开环增益表示如下：

噪声输入至PLL输出端的传输函数定义如下：

生产厂商通常给出VCO、参考源和PLL芯片的相位噪声数据，如单边带相位噪声和。PLL输出端相位噪声为：

其中：

仅为VCO的输出相位噪声，

仅为参考源的输出相位噪声，

仅为PLL芯片的输出相位噪声，

仅为滤波器的相位噪声。

整数N锁相环

最简单的PLL结构为整数N锁相环。在这种结构下输出频率为：

其中=10MHz为相位检测器频率（输出频率的一半），N=445…465为主分频系数。介于Analog Devices公司的ADF4107PLL芯片有很宽的输入频带（高达7GHz）、高相位检测器频率（高达104MHz），以及低除法器、相位检测器相位噪声（=10MHz时=-149dBc/Hz），这里使用该芯片作为PLL。PLL参考源采用Morion公司的MV87-1-100MHz恒温控制晶体振荡器（OCXO），理由是其相位噪声很低，100Hz频偏时其相位噪声为-115dBc/Hz。PLL采用了二阶无源充电泵滤波器。该滤波器的传输函数即为其阻抗。G（s）相位拐点处的频率与PLL带宽相同。G（s）的相位项在处取得最大值。一般的经验法则是从开始对PLL进行设计。但是，这里推荐把缓缓提升至，式5-8传输函数中处只有1dB的过冲。

为了使PLL在所有频偏处均能获得最小相位噪声，带宽必须靠近某点，使自由运行VCO相位噪声与来自其它噪声源的所有PLL相位噪声相等。如果较小，PLL无法在频偏比较高时改进VCO相位噪声。较大时，当频偏超过时PLL会使VCO相位噪声恶化。由式11、12，有，N=455，M=10，Nref=-125.8dBc/Hz以及=-94.8dBc/Hz。

假定，环路滤波器噪声比低很多，那么成为最主要噪声源。从VCO相位噪声图来看，=75kHz此时为-101dBc/Hz。当=75kHz由式9算出=-93.7dBc/Hz。如果定义了和，则滤波器元件参数可知：。为了获得滤波器输出端的均方根噪声电压，实际应用中的电阻可以用一个理想电阻和一个串联等价噪声源代替，噪声源的均方根电压为：

滤波器产生的输出相位噪声仅可由式12-14得到：

=75kHz时算得Nfn = -112dBc/Hz。为了确定这种设想，利用Analog Devices公司的ADI SimPLL软件按照之前定义的那些参数对PLL性能进行仿真。由式4计算出的开环增益和相位如图2所示。仅由参考源和仅由PLL芯片产生的输出相位噪声根据厂商给出的数据和式11、12计算出来，结果如图3所示。仅由VCO和仅由环路滤波器产生的输出相位噪声，根据厂商提供数据和式10、15算出结果见图4。由式9可算出PLL总输出相位噪声，如图5所示。

图2 开环增益（蓝）和相位（红）

图3 仅由参考源（蓝）和仅由PLL芯片（红）得到输出相位噪声

图4 仅由VCO（蓝）和仅由环路滤波器（红）得到的输出相位噪声

图5 PLL总输出相位噪声

在PLL带宽中有两个区域。在第一个区域（500Hz）内，参考源输出相位噪声是所有噪声源中最大的。在第一个区域内处合成器输出相位噪声（SPN）由下式给出：

第二个区域（1kHz50kHz）内，芯片输出相位噪声在所有噪声源中最大。其大小依鉴相器频率而定，关系如下：

其中当时=-219dBc/Hz为鉴相器ADF4107的相位噪声水平。因此，在第二个区域内，合成器输出相位噪声由下式给出

分数N锁相环

由式16、18可看出要减小和，必须增大、减小N。然而这样就会使N变为小数。为了工作在小数N模式下，必须用到小数N锁相环芯片。这里采用Analog Devices公司的ADF4193芯片和Z-Communications公司的V630ME09 VCO来仿真小数N锁相环的性能。因为这种PLL芯片的最大输入频率只有3.5GHz，所以采用了一个4倍频器产生合成器输出信号。这样输出频率就为：

其中INT为N的整数部分，FRAC/MOD则为N的小数部分。因为ADF4193最大鉴相器频率为26MHz，所以把设为25MHz（M=4），MOD=25。这样就可得到INT=89…92，FRAC=0…24和频率间隔为4=4MHz的一组输出频率。这里只需利用其中的每间隔四个频点的频率。PLL相位噪声-频偏曲线如图6所示。

图6 小数N PLL的相位噪声仿真

在第一个区域内处合成器输出相位噪声为：

它与整数N PLL在频偏100Hz时的相同，这是因为这两个合成器参考频率的总倍频系数相同。在第二个区域内合成器的输出相位噪声由下式给出