深入分析verilog阻塞和非阻塞赋值

微观分析 阻塞与非阻塞1、上代码，具体观察，a,b,c与F1，F2，flage 的变化 module LED  (    CLK, RSTn,    scan,    flag ,    a,b,c,F1,F2,);     input CLK;     input RSTn;     input scan;     output flag,a,b,c;     output F1,F2;/***********************************************************/        reg F1,F2;    reg a,b; /***********************************************************/    always @ ( posedge CLK or negedge RSTn )   //      if( !RSTn )         begin           F1 <= 1'b1;           F2 <= 1'b1;      end      else  begin   F1 <= scan;   F2 <= F1;      end /***********************************************************/    always @ ( posedge CLK or negedge RSTn )   //      if( !RSTn )         begin           a = 1'b1;           b = 1'b1;      end      else  begin   a = scan;   b = a;      end /***********************************************************/      assign flag = F2 & !F1;assign c  = b  & !a;/***************************************/ endmodule     代码涵义就不讲解了 2、test bench 代码，与上面相同，这里不重复了 3、上图   看波形