Xilinx FPGA普通IO作PLL时钟输入
时间：02-09
来源：网络整理
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PLL的设置如下图,
这样普通IO就可以当作PLL的时钟输入了,顺利产生bit;
时钟还是最好用全局时钟IO,画图时一定要注意:)
zc702里没有global clock的概念了,但有了很多专用时钟脚,用起来一样;
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