如何为逐次逼近型ADC设计可靠的数字接口？

　　简介

　　逐次逼近型模数转换器（因其逐次逼近型寄存器而称为SAR ADC）广泛运用于要求最高18位分辨率和最高5 MSPS速率的应用中。其优势包括尺寸小、功耗低、无流水线延迟和易用。

　　主机处理器可以通过多种串行和并行接口（如SPI、I2C和LVDS）访问或控制ADC。本文将讨论打造可靠、完整数字接口的设计技术，包括数字电源电平和序列、启动期间的I/O状态、接口时序、信号质量以及数字活动导致的误差。

　　数字I/O电源电平和序列

　　多数SAR ADC都提供独立的数字I/O电源输入（VIO或VDRIVE），后者决定接口的工作电压和逻辑兼容性。此引脚应与主机接口（MCU、DSP或FPGA）电源具有相同的电压。数字输入一般应在DGND-0.3 V与VIO + 0.3 V之间，以避免违反绝对最大额定值。须在VIO引脚与DGND之间连接走线短的去耦电容。

　　采用多个电源的ADC可能拥有明确的上电序列。应用笔记AN-932《电源序列》为这些ADC电源的设计提供了良好的参考。为了避免正向偏置ESD二极管，避免数字内核加电时处于未知状态，要在接口电路前打开I/O电源。模拟电源通常在I/O电源之前加电，但并非所有ADC均是如此。请参阅并遵循数据手册中的内容，确保序列正确。

　　启动期间的数字I/O状态

　　为了确保初始化正确无误，有些SAR ADC要求处于某些逻辑状态或序列，以实现复位、待机或关断等数字功能。在所有电源都稳定之后，应施加指定脉冲或组合，以确保ADC启动时的状态符合预期。例如，一个高脉冲在RESET上持续至少50 ns，这是配置AD7606以使其在上电后能正常运行所必须具备的条件。

　　在所有电源均完全建立之前，不得切换数字引脚。对于SAR ADC，转换开始引脚CNVST可能对噪声敏感。在图1所示示例中，当AVCC、DVCC和VDRIVE仍在上升时，主机cPLD拉高CNVST。这可能使AD7367进入未知状态，因此，在电源完全建立之前，主机应使CNVST保持低电平。

　　图1. 在电源上升时拉高CNVST可能导致未知状态

　　数字接口时序

　　转换完成之后，主机可以通过串行或并行接口读取数据。为了正确读取数据，须遵循特定的时序策略，比如，SPI总线需要采用哪种模式等。不得违反数字接口时序规范，尤其是ADC和主机的建立和保持时间。最大比特率取决于整个循环，而不仅仅是最小额定时钟周期。图2和下列等式展示了如何计算建立和保持时间裕量。主机把时钟发送至ADC并读取ADC输出的数据。

　　图2. 建立和保持时序裕量

　　tCYCLE = tJITTER+ tSETUP + tPROP_DATA+ tPROP_CLK + tDRV + tMARGIN

　　tCYCLE： 时钟周期 = 1/fCLOCK

　　tJITTER： 时钟抖动

　　tSETUP： 主机建立时间

　　tHOLD： 主机保持时间

　　tPROP_DATA： 从ADC到主机的传输线路的数据传播延迟

　　tPROP_CLK： 从主机到ADC的传输线路的数据传播延迟

　　tDRV： 时钟上升/下降沿后的数据输出有效时间

　　tMARGIN： 裕量时间大于等于0表示达到建立时间或保持时间要求，小于0表示未达到建立时间或保持时间要求。

　　主机建立时间裕量

　　tMARGIN_SETUP = tCYCLE， MIN – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV， MAX

　　建立时间等式以最大系统延迟项定义最小时钟周期时间或最大频率。要达到时序规格，必须大于等于0。提高周期（降低时钟频率）以解决系统延迟过大问题。对于缓冲器、电平转换器、隔离器或总线上的其他额外元件，把额外延迟加入tPROP_CLK和tPROP_DATA。

　　类似地，主机的保持时间裕量为

　　tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

　　保持时间等式规定了最小系统延迟要求，以避免因违反保持时间要求而出现逻辑错误。要达到时序规格，必须大于等于0。

　　ADI公司带SPI接口的许多SAR ADC都是从CS或CNV的下降沿为MSB提供时钟信号，剩余的数据位则跟随SCLK的下降沿，如图3所示。在读取MSB数据时，要使用等式中的tEN而非tDRV。

　　图3. AD7980 3线CS模式下的SPI时序

　　因此，除了最大时钟速率以外，数字接口的最大工作速率也取决于建立时间、保持时间、数据输出有效时间、传播延迟和时钟抖动。

　　在图4中，DSP主机访问AD7980处于3线CS模式下，其中，VIO = 3.3 V。DSP锁存SCLK下降沿上的SDO信号。DSP的额定最小建立时间为5 ns，最小保持时间为2 ns。对于典型的FR-4PCB板，传播延迟约为180 ps/in。缓冲器的传播延迟为5 ns。CNV、SCLK和SDO的总传播延迟为

　　tPROP = 180 ps/in × （9 in + 3 in） + 5 ns = 7 ns

　　tJITTER = 1 ns。主机SCLK的工作频率为30 MHz，因此，tCYCLE= 33 ns

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