基于高速FPGA的PCB设计技术

　　如果高速PCB设计能够像连接原理图节点那样简单，以及像在计算机显示器上所看到的那样优美的话，那将是一件多么美好的事情。然而，除非设计师初入PCB设计，或者是极度的幸运，实际的PCB设计通常不像他们所从事的电路设计那样轻松。深圳捷多邦科技有限公司作为PCB打样行业的一匹黑马，始终走在PCB打样行业的前列。捷多邦的高级工程师在谈到这样一个问题时说到，在设计最终能够正常工作、有人对性能作出肯定之前，PCB设计师都面临着许多新的挑战。这正是目前高速PCB设计的现状--设计规则和设计指南不断发展，如果幸运的话，它们会形成一个成功的解决方案。

　　绝大多数PCB是精通PCB器件的工作原理和相互影响以及构成电路板输入和输出的各种数据传输标准的原理图设计师与可能知道一点甚至可能一点也不知道将小小的原理图连线转换成印刷电路铜线后将会发生什么的专业版图设计师相互合作的成果。通常，对最终电路板的成败负责的是原理图设计师。但是，原理图设计师对优秀的版图技术懂得越多，避免出现重大问题的机会就越多。

　　如果设计中含有高密度的FPGA，很可能会有许多挑战摆放在精心设计的原理图前面。包括数以百计的输入和输出口数量，超过500MHz（某些设计中可能更高） 的工作频率，以及小至半毫米的焊球间距等，这些都将导致设计单元之间产生不应有的相互影响。

　　并发开关噪声

　　第一个挑战很可能就是所谓的并发开关噪声（SSN）或并发开关输出（SSO）。大量的高频数据流将在数据线上产生振铃和串扰之类的问题，而电源和地平面上也会出现影响整个电路板性能的地线反弹和电源噪声问题。

　　为了解决高速数据线上的振铃和串扰，改用差分信号是很好的第一步。由于差分对上的一条线是吸收（Sink）端，另一条提供源电流，因此能从根本上消除感应影响。利用差分对传输数据时，由于电流保持在局部，因此有助于减小返回路径中的感应电流产生的"反弹"噪声。对于高达数百MHz甚至数GHz的射频，信号理论表明，在阻抗匹配时可以传送最大信号功率。而传输线匹配不好时，将会产生反射，只有一部分信号从发端传输到接收设备，而其他部分将在发送端和接收端之间来回反弹。在PCB上差分信号实现的好坏将对阻抗匹配（以及其他方面）起很大的作用。

　　差分走线设计

　　差分走线设计建立在阻抗受控的PCB原理上。其模型有点像同轴电缆。在阻抗受控的PCB上，金属平面层可以当作屏蔽层，绝缘体是FR4层压板，而导体则是信号走线。FR4的平均介电常数在4.2到4.5之间。由于不知道制造误差，有可能导致对铜线的过度蚀刻，最终造成阻抗误差。计算PCB走线阻抗的最精确方法是利用场解析程序（通常是二维，有时候用三维），它需要利用有限元对整个PCB批量直接解麦克斯韦方程。该软件可以根据走线间距、线宽、线厚以及绝缘层的高度来分析EMI效应。

　　100Ω特征阻抗已经成为差分连接线的行业标准值。100Ω的差分线可以用两根等长的50Ω单端线制作。由于两根走线彼此靠近，线间的场耦合将减小线的差模阻抗。为了保持100Ω的阻抗，走线的宽度必须减小一点。结果，100Ω差分线对中每根线的共模阻抗将比50欧略为高一点。

　　理论上走线的尺寸和所用的材料决定了阻抗，但过孔、连接器乃至器件焊盘都将在信号路径中引入阻抗不连续性。不用这些东西通常是不可能的。有时候，为了更合理的布局和布线，就需要增加PCB的层数，或者增加像埋孔这类功能。埋孔只连接PCB的部分层，但是在解决传输线问题的同时，也增加了板子的制作成本。但有时候根本没有选择。随着信号速度越来越快，空间越来越小，像对埋孔这类的额外需求开始增加，这些都应成为PCB解决方案的成本要素。

　　在采用带状线布线时，信号被FR-4材料夹在中间。而微带线时，一条导体是裸露在空气中的。因为空气的介电常数最低（Er= 1），故顶层最适合布设一些关键信号，如时钟信号或者高频的SERial-DESerial （SERDES）信号。 微带线布线应该耦合到下方的地平面，该地平面通过吸收部分电磁场线来减小电磁干扰（EMI）。在带状线中，所有的电磁场线耦合到上方和下方的参考平面，这大大降低了EMI.如果可能的话，应该尽量不要用宽边耦合带状线设计。这种结构容易受到参考面中耦合的差分噪声的影响。另外还需要PCB的均衡制造，这是很难控制的。总的来说，控制位于同一层上的线间距还是比较容易的。

　　去耦和旁路电容器

另一个确定PCB的实际性能是否符合预期的重要方面需要通过增加去耦和旁路电容进行控制。增加去耦电容器有助于减小