基于FPGA和8051单片机IP核的多功能频率计的设计与实现

可以看出，相对误差与被测信号本身的频率特性无关，即对整个测量频率域而言，测量精度相等，因而称之为"等精度测量"。标准信号的计数值Ns越大，则测量相对误差越小，即提高门限时间τ和标准信号频率fs可以提高测量精度。在精度不变的情况下，提高标准信号频率可以缩短门限时间，提高测量速度。在计数允许时间内，同时对标准信号和被测信号进行计数，再通过数学公式推导得到被测信号的频率。由于门控信号是被测信号的整数倍，就消除了对被测信号产生的±1误差，但是会产生对标准信号±1的误差。如图4所示。

　　系统中，采用了标准信号源的精度很高，可以达到一个很高的测量精度，本系统采用晶体作为标准信号源，因此可以达到很高的精度。

　　3 FPAG设计模块

　　本系统以Verilog HDL硬件描述语言为工具，在传统的等精度测量原理基础上进行了改进和优化。增加了测量占空比的功能，同时由FPGA内部产生清零信号，节省了资源。FPGA核心模块如图5所示。FPGA部分主要由门控信号产生模块、计数器控制模块、计数器模块、锁存器、中断输出、数据选择输出、顶层模块组成。

　　门控信号：时钟信号源产生频率很高的时钟信号，经过分频以后，得到频率为1 Hz、1 kHz、1 MHz和50 MHz 4种时钟信号，这些信号作为时基电路输入信测量开始，TW为1s，计数器对被测信号fsin进行计数，如果计数超过规定值9999，产生溢出信号OVERFLOW，在其作用下，量程转换电路输出信号SW状态发生变化，自动完成一次量程的换挡，同时将TW调整为0．1s，计数器重新计数。如果还有溢出信号，继续量程换挡，调整TW，直到不再有溢出信号为止。其中74160接成了一个同步四进制加法计数器，如图6所示。它的时钟输入端CLK与计数器输出端OVERFLOW（溢出）连接，在溢出信号作用下，量程转换电路输出端S1、S0依次输出00、01、10和11 4个编码，实现自动换挡。

　　计数器控制模块：门控信号启动（上升沿）后，在被测信号的上升沿启动计数允许模块，允许计数器计数；门控信号关闭（下降沿）后，在被测信号的下一个上升沿关闭计数允许模块，停止计数，从而保证了门控信号是被测信号的整数倍，达到了等精度的目的。

　　计数器模块：在设计计数器的过程中需要注意计数器的宽度设置，系统中采用的最大门控时间为10 s，标准信号源的频率为50 MHz，则在计数的允许时间内计数的最大值为：10 50 000 000=500 000 000《229=536 870 912，为了方便数据传输，系统中采用了32位位宽的计数，如图7所示，仿真波形如图8所示。

　　锁存器模块：在门控信号关闭的同时，停止计数，同时启动锁存模块，把测量的数据锁存起来，以便传输。

　　中断输出：锁存数据的同时，给单片机一个低电平的中断信号，通知单片机读取数据。该模块用于锁存计数器输出计数值，供51IP软核读取，进行处理显示。计数器模块在门控信号关闭（下降沿）的同时，停止计数，同时启动锁存模块，把测量的数据锁存起来，以便传输，锁存电路如图9所示。

　　数据选择输出：系统中采用了2个32位的计数器，由于单片机采用的是51系列单片机，只有8位的数据总线，所以一次通信只能传输8位数据，所以设计了一个数据输出控制模块。

　　顶层模块：实例化所有的底层模块。FPGA部分的整体结构图如图10所示。

　　4 MC8051 IP Core软件设计流程

　　系统软件设计流程如图11所示。

　　中断服务子程序如图12所示。

　　5 结论

　　文中采用Altera的cyclone II系列的EP2C8Q208C8这款FPGA芯片。设计中使用了Verilog语言对各个模块的描述设计。文中提出的数字频率计设计方案采用等精度的测量算法，以先进的FPGA可编程逻辑器件作为核心控制及运算电路单元可达到很高的测量精度要求，8051 IP Core嵌入到FPGA芯片系统，与测频模块共用同一个FPGA芯片，和传统的频率计相比大大减小了电路板的尺寸，同时增加了系统的可靠性、设计灵活性和可更改性。实现了数字系统的软件化。加入LCD液晶显示，使测量效果更加直观。