基于赛灵思(Xilinx) FPGA的DisplayPort设计与实现

Design 的应用手册，用户不必对 Policy Maker 进行详细了解即可顺利启动设计工作，仅需简单地将范例设计连接起来。

　　除了上述源代码设计之外，DisplayPort 的传输 （Tx） 或源端内核也配套提供了用于实现有限状态机 （FSM）控制器的额外范例设计。

　　DisplayPort Tx FSM 控制器范例设计（其顶级文件名为 dport_tx_fsm_cntrl）配套提供 DisplayPort LogiCORE 源端设计范例。该款简单的概念验证设计内含基于 RTL 的有限状态机，以实施可演示正确启动流程的简单Policy Maker.与其他范例设计相比，dport_tx_fsm_cntrl 设计范例的优势在于可以显着缩短仿真时间。

　　Source Policy Maker 控制系统参考设计采用拟将于 5 月下旬推出的MicroBlaze 嵌入式系统 XAPP，其顶级ISE 项目名称为"dport_source_ref_design.xise"（您可以通过访问 http://www.xilinx.com/products/ipcenter/EF-DI-DISPLAYPORT.htm 快速查找到）。该设计使用户能够根据自己的需要对 Source Policy Maker Controller的源代码进行修改。此外，其还能够与 DisplayPort LogicCORE v1.2 （IDS12.1） 版和 Spartan-6 TED 消费类视频套件协同运行。

　　上述两种范例设计都包含了可实现内核设置及链路和流维护的基本流程。请注意，TED Spartan-6 消费类视频套件没有提供 DisplayPort 线缆。

　　功能概述

　　源端、宿端/ 视频规范都会采用 Policy Maker，但在 DisplayPortLogiCORE 中，赛灵思对它们进行了差别实施。与源（发送）端的 Policy Maker 功能相比， 宿（ 接收） 端的Policy Maker 功能要简单得多。赛灵思LogiCORE 在 LogiCORE 内实施了大部分宿端 Policy Maker 功能。基于 RTL的宿端控制器可提供剩余部分的功能。由于源端 Policy Maker 的功能复杂得多，因而可采用源代码参考设计的方式提供。

　　让我们来深入了解源端Policy Maker，其使设计人员能够最大限度地提高功能灵活性与实施灵活性。顶级范例设计包含内核的两个高级组件示例：XAPP 使用 MicroBlaze 嵌入式系统实施 DisplayPort Source Policy Maker 控制系统参考设计；以及 DisplayPort 内核源端（发送）设计。赛灵思将内核的实施分成原子链路功能，分别称为主链路 （Main Link）、二级通道 （Secondary Channel） 以及 AUX 通道协议。主链路可实现主视频流的交付。二级通道可在消隐期内将音频信息的交付集成到主链路中。赛灵思将在未来发布的内核中提供二级通道。同时，AUX 通道可为宿端通信通道建立专用源端（参见图 2）。

　　赛灵思为用户数据接口新增了线路缓存器，使用户能够在 FPGA（参见图 2、3 和 4）中便捷实施范例设计。图 3 中宿端的 Policy Maker 与 Device Controller 都是 CORE GeneratorTM 所提供宿端设计范例的组成部分。

　　MicroBlaze 处理器发挥核心作用

　　赛灵思推出的 Source Policy Maker Controller 可与内核配合使用，这样其功能在很大程度上和 ASSP DisplayPort源端设备一样。我们建议您使用MicroBlaze 嵌入式或外部处理器来正确初始化和维持该链路。XAPP 包含的Policy Maker Reference Design 预配置版本在 FPGA 内的 MicroBlaze 处理器中实施，可帮助用户立刻将设计方案转换成硬件。正式供货时的参考设计将包含设计人员可以修改的源代码。

　　Source Policy Maker Controller设计的"逻辑"部分位于 MicroBlaze处理器之上，并使用 I2C 命令来控制内核配合使用，控制器即可在 FPGA 外部实施（即在外部处理器中实施）。

　　设计人员可使用支持赛灵思Platform Studio （EDK） 的赛灵思嵌入式硬件设计套件或具有 SDK 的赛灵思嵌入式软件设计套件，对 XAPP 设计进行修改。通常情况下，FPGA 设计人员使用 EDK，而软件开发人员则使用SDK.

　　EDK 流会生成一个中间网络文件 （NGC），您可以在实施设计之前，将其整合在项级 ISE 项目中。NGC文件包含构成 BRAM 初始化一部分的MicroBlaze 代码。

　　如果用户修改过软件，EDK 流通常会占用较长的时间。不过，用户一旦生成了网络列表，就不再需要 EDK或者 SDK 了。SDK 流可修改 FPGA比特流，因此仅需更新 BRAM 中的MicroBlaze 代码内容。该 SDK 流能够为软件修改提供更快的转换时间，但在这种情况下，用户必须每生成一个比特流就使用一次 SDK.有关本专题的 XAPP 白皮书涵盖了如何使用赛灵思FPGA 嵌入式软件开发套件运行该设计的详尽说明。

该"入门指南"涵盖丰富信息，其中包括订购与许可、仿真、全系统硬件评估，以及技术支持等。此外，其还包含用户可用于生成范例设计的脚本文件，以及如何使用