基于PSoC 4的无传感器BLDC控制

● 高性能模拟系统。包括一个支持零开销通道切换功能的12位1 Msps ADC; 两个支持比较器模式及SAR ADC输入缓冲功能的运算放大器； 两个低功耗比较器；一个电容感应（CapSense）模块，提供极佳的信噪比和防水功能；两个电流数模转换器 （IDAC）。

　　● 高度可编程的数字逻辑。四个可编程数字逻辑模块（UDB），每个包含两个微型的可编程逻辑阵列和一个8位数据运算单元 。

　　● 灵活可编程的内部互连。

　　基于PSoC4的无传感器BLDC控制方案

　　PSoC4 内部集成四个独立的可支持中央对齐、互补的可编程死区及同步ADC操作的TCPWM模块；两个支持比较器模式及SAR ADC输入缓冲功能的运算放大器；可完成同步比较逻辑的可编程数字逻辑模块（UDB）；可自由切换模拟通道的模拟多路选择器；丰富的片内资源可将主控电路所需芯片集成到一片芯片中，实现高度集成化。图4显示了PSoC4 无传感器BLDC硬件控制框图。

　　图4 PSoC4 无传感器BLDC硬件控制框图

　　相对于其他解决方案，基于PSoC4的无传感器BLDC解决方案具有以下特点优势：

　　1）采用高性价比的Cortex-M0内核。Cortex-M0是市场上现有的最小、最节能的ARM处理器，代码占用空间小，能以8位处理器的价格获得32位处理器的性能，可明显节约系统成本。

　　2）内部集成两个支持比较器模式及可编程数字逻辑模块（UDB），配合内部模拟多路选择器可无需外部芯片可硬件完成过零点检测，减少系统成本。

　　3）内部集成两个低功耗比较器，可用于硬件保护或错误信号处理。市场常用解决方案大部分采用外部比较器完成此功能。采用PSoC4可进一步减少BOM，降低成本。

　　4）通过UDB实现的LUT表硬件实现换相逻辑，较软件方式更加快速可靠。

　　5）减少PCB空间及BOM成本。由于PSoC4集成了电机控制所需大部分外设及其他丰富的模块，可实现高度集成化的设计。

　　6）灵活的通讯接口。PSoC特殊的可编程架构提供了极为灵活的通讯接口，可满足各种应用的需求。

　　基于PSoC4的设计实例

　　1）原理图设计

　　根据图4的控制框图，我们设计了图5及图6所示的BLDC控制原理图。

　　三相端电压通过IO与内部模拟多路选择器相连，模拟多路选择器会根据换相状态动态的切换所要采样的非通电相并连接至片内比较器。片内的比较器与母线电压的一半比较，输出信号连接至D触发器的输入端。D触发器的的时钟信号来自于数字模块中的PWM模块的输出。 这样通过D触发器可获得在PWM为高电平的时刻端电压与半母线电压的比较结果。而比较器的翻转时刻即是反电势过零点。比较器的输出翻转时，可以触发中断，通知CPU作相应的处理。同时片上的比较器还具有滞回比较的功能。即比较器输出器自上而下翻转与自上而下翻转的电压并不完全一致，而是有一个10mV左右的滞回电压。此功能可以避免比较器输出受毛刺影响而被误触发。

　　图5 过零点检测原理图

　　在过零点中断中，CPU可直接通过控制寄存器控制UDB换相逻辑表LUT直接驱动三相全桥电路，完成电机的硬件换相。同时换相信号也同步输入至定时器，完成电机速度检测。

　　图6 PWM及换相逻辑原理图

　　2）程序设计

　　主程序首先初始化和配置PSoC4的内部资源，在主循环中首先检测按键的启停命令，执行相应操作。根据图5及图6可知，程序主要有三个中断：过零点检测中断、换相中断、速度检测中断。在过零点检测中断中，程序主要完成换相延时的计算及换相定时器的设定；换相中断主要完成LUT控制寄存器的操作完成换相逻辑；速度检测中断主要完成速度检测机PI控制。相关流程图如图7所示。

　　图7 程序流程图

　　实验结果

　　在PSoC Creator环境下编译工程，并连接PSoC4开发板，三相全桥驱动板与BLDC电机，通电后电机可正常运行，图8显示了电机运行时的三相反电动势波形。可以看出，BLDC运行平稳，反电动势为标准的梯形波。

　　图8 三相反电动势图

　　5. 小结

　　上述实例介绍了如何在Cypress新一代可编程片上系统芯片PSoC 4 平台上实现无传感器BLDC控制方案。PSoC 4内部独特的模拟多路选择器、可编程数字逻辑模块配合内部比较器模块可实现灵活的硬件过零点检测方案。同时PSoC 4内部集成的可编程UDB可将换相逻辑以PLD的形式固化在芯片中，实现快速可靠的硬件换相。PSoC 4作为Cypress最新推出的产品，针对电机控制做出了富有特色的优化。凭借片内丰富的资源及高度的灵活性，用户可以轻松设计出高度集成化、低成本、性能优越的电机控制方案。