SoC内ADC子系统集成验证挑战

电容器充电的模拟电压遇到两个需要充电的电容器。由于电荷共享导致采样电容器采样的数值小于输入，从而导致ADC转换了错误的值。

可以保持软件限制以确保不会同时对共享的信道进行采样，从而解决这个问题。另一种解决方案是，如果发生了同时采样，则为第一个ADC提供较大的采样时间。这将允许第一个ADC重新设置它需要转换的电压，从而减少转换错误值的机会。

当这些内部/外部信道的路径中存在传输门时，会出现一个常见问题。传输门的电阻取决于输入电压，因此，如果一个动态信号（该信号的值随着时间不断变化）通过该路径到达ADC进行转换，则会出现SNR劣化。这是因为，随着传输门上模拟输入的值不断变化，其电阻也发生变化，导致采样时间也发生了改变。这样，采样数据不准确的几率就更大。解决这个问题的方法是，采用一个改良后的传输(Tx)门，它在整个输入范围内均可保持相当恒定的导通电阻。传输门的导通电阻与采样电容C间应有一个至少为10,000的因子，才能使THD小于80db


图4：传输门的RON与输入电压变化
图字：Ron（传输门电阻）；I/P电压对传输门的电阻曲线；Vin（传输门的输入电压）

不同SoC操作模式下的ADC的时钟源

SoC以不同的模式工作。这些模式以芯片的不同活跃等级（电流消耗）区分。SoC可能拥有低功耗模式（部分活动模式）以及主运行模式（完全活动模式）。低活动或部分活动模式是指设备为了降低功耗以较低频率运行，时钟源通常是内部RC振荡器。在这些低功耗模式下，PLL通常被禁用。PLL是抖动非常低的时钟源，而RC振荡器则是抖动最大的时钟源。

让我们了解一下时钟源的抖动对SNR值的影响。采样周期和采样开始与结束时间以及转换与ADC工作的时钟源保持同步。为了让采样以相同的时间间隔进行，该时钟的沿本身应一致统一。任何有抖动的时钟都会产生不均匀的时钟沿，导致采样不一致。对于某些设计类型的ADC (SAR)来说，输入数据采样可能只在采样周期内在一个时钟沿进行，而对于其它类型（如Σ-Δ[SD] ADC）来说，采样可能在采样周期内在每个沿进行。因此，由于时钟抖动，SD ADC更容易出现SNR劣化。

如果时钟源有抖动，SD ADC可能会产生10-12dB的SNR劣化。但无论什么类型的ADC，时钟抖动在一定程度上都可能会影响采样。ADC工作的时钟源与系统时钟源一样，取决于SoC的工作模式。对于RC振荡器，时钟的抖动较大，因此SNR劣化较高，而对于PLL，抖动较小，因此SNR劣化也较低。因此，需要平衡时钟源导致的SoC电流消耗和ADC的转换质量。

ADC的工作参考电压

SoC中的ADC设计需要既能够在外部电源的参考电压下工作，也能够在内部参考电压下工作。ADC使用的各种参考电压都有其特定的问题。让我们逐一讨论。

外部参考电压

如果ADC使用的参考电压是外部电压，通常会产生与参考共享有关的问题。这是SoC的一个久而未解的问题，原因是一个非常简单的限制，那就是SoC能够拥有的粘合引脚数有限。SoC提供的外部引脚和焊盘数量有限（目的是降低成本），因此通常的做法是使SoC中的不同ADC共享参考电压。这就是由于一个ADC进行转换而导致到达另一个ADC的参考电压不稳定的原因（两个ADC之间的串扰）。这些串扰问题没有在IP层模拟中解决，导致SoC级SNR性能不佳。

避免出现这种问题的一种方法是在设计时将去耦合电容器放在IP的参考焊盘附近，这会减少参考电压的不稳定性。但这会增加芯片的尺寸，进而增加芯片的成本。因此，设计人员想出了了一个替代方案，那就是在封装上减少两个焊盘之间的公共结合线路径，并将引脚电容器放在电路板上。通常，SoC中应避免ADC参考焊盘共享。

图5：ADC的外部参考共享串扰问题

外部参考

通常来说，内部参考电压是一个带隙参考电压，它是SoC内产生的绝对参考电压。应确保在ADC开始转换之前，该电压值已经稳定下来。如果情况并非如此，那么转换量化相位将出现错误。通常对该问题的推荐变通方案是，SoC中的电源管理单元应向ADC发送指示，告知带隙参考电压已获得了稳定值，ADC可以开始转换流程。

图6：ADC开始转换之前应获得内部参考稳定指示

本文小结

SNR劣化现已成为ADC设计人员的专业术语。SoC本身存在许多集成问题，导致SNR劣化。本文重点介绍了一些常见问题以及可行的解决方案。设计人员需要确保集成正确无误。