SoC内ADC子系统集成验证挑战

现实世界的本质就是模拟。我们需要从周围世界采集的任何信息始终是一个模拟值。但要在微处理器内处理模拟数据需要先将这些数据转换为数字形式。因此，SoC中使用多种不同的ADC（模数转换器）。根据几个参数（即吞吐量、噪声抗扰度及设计复杂性）选择相应类型的ADC。

SoC设计人员不需要了解集成到SoC中的任何IP的复杂深层设计。因此，如果将ADC视为一个黑盒，即使从SoC设计人员的角度来看，在SoC层面仍有许多因素会决定ADC的性能质量。我们必须格外注意这些因素。

将模拟信号转换成数字数据需要在时间以及幅度上进行离散化。时间离散在采样相位上进行，而幅度离散在量化相位进行。采样通过采样保持电路完成。采样保持电路有一个开关、一个阻抗路径以及一个电容，当开关关闭时在该电容上对电压进行采样。量化简言之是指在一定范围内（由ADC的参考电压控制）将采样值缩放为数字值。采样和量化相位如图1所示。

图1：通用模数转换流程

即使在简单的ADC黑盒示意图中，我们也需要了解其在SoC中的集成知识：

● ADC有多个输入信道，只有一个数字输出。

● 信道之间存在复用，这样，在任何时候ADC都能转换来自于一个信道的数据。

● 采样通过一个时钟进行。

● 任何ADC在其量化相位都使用一个基准。

鉴于以上因素，我们便会明白，即使在同一个、甚至非常简单的ADC外部视图中也会有许多设计难点，同时还有许多常见问题。我们将在以下章节中逐一讨论。图2展示了将ADC集成到SoC的一般情况。

图2：ADC到SoC的一般集成

模拟输入信道

在转换的第一个相位，也就是采样相位，输入信道的模拟输入是最重要的。采样电容是ADC设计的组成部分，但是采样遇到的电阻与SoC集成有较大的关联。需要核实一些常见的整合细节。

模拟输入路径的电阻决定采样所需的时间（如果C相同，采样时间将随着R的增加而增加，采样时间等于电容器的充电时间）。采样相位通过一个开关控制。在ADC IP设计的一个可编程寄存器指定的时段内，该开关保持关闭。

也就是说，任何模拟值存储到采样电容器的时间由使用可编程寄存器的ADC设计决定。我们称该时间为Tswitch。同时，模拟输入需要一定的时间给采样电容器充电，这等于电容器通过阻抗路径的采样时间(RC)。我们将这段时间称为Tsampling。对于被采样的模拟值：

Tsampling＜Tswitch （等式1）

Tswitch在ADC IP内编程，而Tsampling只由集成决定。因此，作为SoC设计人员，我们需要确保实现Tsampling最小化。一种方法是使该路径的电阻保持最小。这种情况请参见图3。

图3：为采样电容器提供的充电时间不足的后果
图字：模拟I/P；C（采样电容器）；电容器充电

我们在ADC转换过程中经常讨论SNR劣化。对于ADC来说唯一可以轻松避免的噪声源是由于开关关闭时间不足而引入的误差，或由于ADC阻抗路径的采样时间过高而引入的误差。基本情况下，Tsampling或Tswitch不符合上述标准。

信道分类

信道可以两种方式进行分类：第一种方法是根据信道的ENOB（有效位数）规格进行分类，即精密和非精密信道，第二种方法是根据模拟输入的来源划分，是来自于SoC外部还是内部，即外部信道和内部信道。

根据ENOB规格

精密信道是指ENOB（以及SNR）较高的信道。需要确保满足等式1才能符合较高的SNR规格。大多数SoC的设计都通过使精密信道的MUXing深度保持较低水平来实现，因为路径中的每个MUX都会引入一些R以及一些C。此外，SoC中精密信道数也有限，因为信道路径中的MUX的阶决定对模拟输入可见的有效电容（由于电荷共享，其信道的电容器的充电时间会非常高）。

因此MUX的阶必须非常小，这意味着SoC中精密信道的数量也非常少。非精密信道是指SNR规格不严格的信道。精密信道和非精密信道如图2所示。因此，SoC中的非精密信道通常较多，而ADC精密信道的数量有限。

信道可以是内部或外部信道

ADC的信道可以是外部信道（来自于padring）也可以是内部信道（SoC内其它IP的输出）。

内部信道

需要知道一个IP输出到ADC输入的路径电阻的精确估算值，才能了解ADC能够提供的最小采样时间。如果采样时间低于该值，那么采样电容器充电会不足，采样值也不正确。然后，这个不正确的值将被量化，从而导致SNR劣化。

外部信道

对于外部信道来说最常见的问题是，在两个不同的ADC中同时转换来自于一个焊盘的相同的模拟数据。造成这种情况的原因是，这两个ADC的采样电容器之间存在电荷共享。发生同时采样时，一个ADC的采样电容器上的保持采样电压会受到另一个ADC采样相位的干扰。这是因为应该为一个