测量并抑制存储器件中的软误差

测量技术

测量器件对软误差的敏感度有多种方法。一种方法是加速测量，另一种方法涉及系统级测量。测试地点所处的地理位置对于最终获得的数据有着很大的影响。为了最 大限度地减小不同公司之间的测量数据差异，并在不同的产品售主之间维持一个公共的基准点，业界采取的标准是让所有的售主公布其调整至纽约市/海平面这一地 理位置的SER FIT率。

加速SER数据测量有两种方法：α粒子加速测试和宇宙射线加速测试。器件对α粒子的敏感性可通过在去封头芯片上布设一个钍或铀离子源，并测量某一特定时间内的总失调数以及推断Fit/Mbits的方法来测定。

上述的两种加速数据测量法是对FIT率的一个合理的近似，但往往夸大了实际的故障率。加速数据可被用作计算一个系统SER测量所需总时间的良好近似。

另一方面，系统SER测量需要在电路板上布设数以千计的器件，并对系统进行连续监控，以测量所产生的失调的总数。系统SER是α粒子和宇宙射线SER的累 积，而且，该数据在很大程度上取决于系统所处的地理位置。消除一个系统中的α粒子-宇宙射线影响的良策之一是在把系统置于数米深的地下(此时宇宙射线的影 响可以忽略)的情况下进行数据测量，并随后在高海拔上(此时α粒子的影响完全可以忽略不计)对系统实施监控。

系统软误差率测量成本相当昂贵，常常由存储器售主从技术(而不是器件)的层面上来进行，旨在缩减成本。

抑制SER

降低SER的方法分为几类，包括工艺变更(埋层、三层阱等)、电路强化(阻性反馈、在存储节点上设置较高的电容、较高的驱动电压等)、设计强化(冗余等)和系统级变更。

系统级对策

在系统级上，可根据读操作来进行误差检测和校正，并通过使SRAM的延迟(等待时间)略有增加的方法来抑制SRAM的SER上升。这样可对数据进行一位误 差校正并报告多位误差。还可以借助系统和存储器架构设计来实现某些改进。存储器拓扑位图可以按照使一个实际的多位事件在一个字节中导致一个多位或一位误差 的方式来构成。ECC在校正一位误差方面是非常有效的，但采用它同时也意味着芯片面积将至少增加20%。

器件工艺/封装级对策

从器件设计的角度来看，抑制SER并增强器件对SER的抵御能力的途径之一是增加存储单元中所存储的临界电荷量。人们注意到，PMOS门限电压可减少存储 单元的恢复时间，这间接起到了提高SER抵御能力的作用。另外，在发生软误差期间所产生的电荷可利用埋入式结点(三层阱架构)来驱散，以增加远离放射性区 的再结合。这将生成一个与NMOS耗尽层方向相反的电场，并强制电荷进入衬底。然而，这种三层阱架构只是在辐射发生于NMOS区域中的时候才能起到一定的 补救作用。

结语

随着加工工艺尺寸的日益缩小，"软"误差对存储器件的影响已经从原先的"无关紧要"演变成为系统设计中需要加以认真考虑的重要事项。赛普拉斯等SRAM售 主已经在工艺开发和产品设计当中采取了相应的对策，以求最大限度地降低器件对SER的敏感度，并由此将SRAM的应用范围扩展到远远小于90nm的工艺几 何尺寸。凭借在系统设计和产品设计水平的正确对策，SRAM仍将是多代工艺中一种可行的存储器解决方案。