用集成驱动器优化GaN性能

高。这个效应用一个1Ω下拉电阻关闭低管GaN FET进行仿真，图4中这个效应的出现时间为9.97μs，其中栅极环路电感变化范围介于2nH到10nH之间。在10nH的情况下，低管VGS在负栅极偏置以下产生12V振铃。这就极大地增加了GaN晶体管栅极的应力。需要注意的一点是，任何FET的栅极上的过应力都会对可靠性产生负面影响。

栅极环路电感还会对关断保持能力产生巨大影响。当低管器件的栅极保持在关闭电压时，并且高管器件接通，低管漏极电容将一个大电流传送到栅极的保持环路中。这电流通过栅极环路电感将栅极推上去。图4在大约10.02µs时的曲线变化便是说明了这一点。随着电感增加，低管VGS被推得更高，从而增加了直通电流，这一点在高管漏电流曲线图中可见 (ID_HS)。这个直通电流使得交叉传导能量损耗 (E_HS) 从53µJ增加至67µJ。

图4. 不同栅极环路电感下的低管关闭和高管接通波形：红色 = 2nH，绿色 = 4nH，蓝色 = 10nH。E_HS是高管能耗。

根据方程式 (1)，减轻栅极应力的一个方法就是增加下拉电阻值，反过来减少L-R-C槽路的Q品质因数。图5显示的是用一个10nH栅极环路电感和在1Ω到3Ω之间变化的下拉电阻 (Rpd) 进行的仿真结果。虽然栅极下冲被一个3Ω下拉电阻限制在负偏置电压以下的数伏特内，但是关断保持能力恶化，从而导致更大的直通电流。这一点在漏电流曲线图中很明显。

E_HS能量曲线图显示出，在每个开关周期内有额外的13µJ损耗，与2nH的栅极环路电感和1Ω下拉电阻时53µJ相比，差不多增加了60%（图4）。

假定开关频率为100kHz，高管器件上的功率损耗从5.3W增加至8W，其原因是由高栅极环路电感和高下拉电阻值所导致的直通。这个额外的功率损耗会使得功率器件内的散热变得十分难以管理，并且会增加封装和冷却成本。

图5. 使用10nH栅极环路电感和下拉电阻时的仿真结果：Rpd = 1Ω（红色）、2Ω（绿色）和3Ω（蓝色）。E_HS是高管能耗。

为了减轻直通电压，可以将栅极偏置为更大的负电压，不过这样做会增加栅极上的应力，并且会在器件处于第三象限时增大死区时间损耗。因此，在栅极环路电感比较高时，栅极应力与器件关断保持能力之间的均衡和取舍很难管理。你必须增加栅极应力，或者允许半桥直通，这会增加交叉传导损耗和电流环路振铃，并且会导致安全工作区 (SOA) 问题。一个集成式GaN/驱动器封装提供低栅极环路电感，并且最大限度地降低栅极应力和直通风险。

GaN器件保护
将驱动器与GaN晶体管安装在同一个引线框架内可以确保它们的温度比较接近，这是因为引线框架的导热性能极佳。热感测和过热保护可以置于驱动器内部，使得当感测到的温度超过保护限值时，GaN FET将关闭。

一个串联MOSFET或一个并联GaN感测FET可以被用来执行过流保护。它们都需要GaN器件与其驱动器之间具有低电感连接。由于GaN通常以较大的di/dt进行极快的开关，互联线路中的额外电感会导致振铃，并且需要较长的消隐时间来防止电流保护失效。集成驱动器确保了感测电路与GaN FET之间尽可能少的电感连接，这样的话，电流保护电路可以尽可能快的做出反应，以保护器件不受过流应力的影响。

图6. 一个半桥降压转换器（通道2）中的高管接通时的SW节点波形。

开关波形
图6是一个半桥的开关波形；

这个半桥包含2个集成式驱动器的GaN器件，采用8mm x 8mm四方扁平无引线 (QFN) 封装。通道2显示SW节点，此时高管器件在总线电压为480V的情况下，以120V/ns的压摆率被硬开关。这个经优化的驱动器集成式封装和PCB将过冲限制在50V以下。需要说明的一点是，捕捉波形时使用的是1GHz示波器和探头。

结论
GaN晶体管与其驱动器的封装集成消除了共源电感，从而实现了高电流压摆率。它还减少了栅极环路电感，以尽可能地降低关闭过程中的栅极应力，并且提升器件的关断保持能力。集成也使得设计人员能够为GaN FET搭建高效的过热和电流保护电路。