TI KeyStone II为基站处理注入强劲动力 功耗仅为传统RISC内核一半

日前，德州仪器 (TI) 宣布对其曾获奖的 KeyStone 多内核架构进行重要升级，从而为集信号处理、网络、安全和控制功能于一体的高性能 28nm 器件进入崭新发展时代铺平了道路。TI 可扩展 KeyStone II 架构支持 TMS320C66x 数字信号处理器 (DSP) 系列内核以及多高速缓存同步的四通道 ARM Cortex™-A15 集群，包含多达 32 个 DSP 和 RISC 内核，可需要高性能和低功耗应用领域的理想选择。基于 KeyStone 架构的器件专为通信基础设施、任务关键型应用、测试与自动化、医疗影像以及高性能云计算等高性能市场而精心优化。
ARM 公司市场营销执行副总裁 Lance Howarth 指出："网络运营商和 OEM 厂商纷纷面临着更加严峻的挑战，他们需要使用更节能和更紧凑的平台提供具有更高带宽的网络基础设施。TI 业界领先的高可扩展性多内核平台采用 Cortex-A15 处理器，它的推出将大大缓解这一挑战，使 OEM 厂商能够交付新一代节能网络基础设施解决方案。"

与 TI 40nm KeyStone 多内核 DSP 和片上系统 (SoC) 相比，KeyStone II 器件可为开发人员提供两倍以上的容量和性能，并可大幅改善功耗性能比。TI KeyStone II 架构可为 TeraNet、多内核导航器以及多内核共享存储控制器 (MSMC) 等 SoC 结构组件提供容量扩展。这种扩展使开发人员能够充分利用 ARM RISC 内核、DSP 内核以及增强型AccelerationPacs 等所有处理组件的功能。通过添加四通道 ARM Cortex -A15 集群，KeyStone II 中的 RISC 处理能力获得了大幅提升，在实现超高性能的同时，功耗仅为传统 RISC 内核的一半。这种巨大的性能突破将帮助开发人员构建出高性能的"绿色"网络基础设施设备。

KeyStone II 最初针对即将推出的面向无线基础设施应用的 28nm 器件。这种架构不仅可提供丰富的硬件 AccelerationPacs，实现多标准层一基带功能，而且还能为层二、层三以及传输功能提供更高的网络和安全加速性能。

AccelerationPacs 专门针对自动化操作而精心设计，能够最大限度减少 DSP 或 ARM 内核的干预，进而减少时延。此外，Keystone II 的多内核导航器也得到了增强，可提供 16K 硬件队列、100 万个描述符和内置硬件智能，用以实现调度及负载平衡。该架构包含具有 2.8Tbps 交换容量的增强型共享存储器控制器，可实现对共享内、外部存储器的低时延存取，另外其还采用 2.2Tbps TeraNet 交换结构，能在所有片上处理元件和资源之间实现业界领先的无阻塞数据移动。上述特性相结合，可为异构网络解决方案带来全面的多内核增强性。

新型 KeyStone II SoC 为基站处理注入强劲动力

除了 KeyStone II 多内核架构外，TI 还宣布推出了业界首款 KeyStone II 器件 TMS320TCI6636。TCI6636 SoC 包括首款最高速的四通道 ARM Cortex-A15 RISC 处理器，从而可为无线基站开发人员带来两倍以上的容量和超高性能，而功耗仅为传统 RISC 内核的一半。此外，其还采用 28nm 硅芯片工艺技术，用以集成一系列处理单元，其中包括 8 个 TI 定点和浮点 TMS320C66x DSP 系列内核及增强型数据包、安全和无线 AccelerationPacs 等。上述处理单元与性能卓越的层一、层二、层三和传输处理功能以及运行维护和控制处理功能相结合，能够显著降低系统成本和功耗，从而可开发出成本更低、更绿色环保的基站。

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