反熔丝存储器IP满足低功耗设计发展需求

在对功耗敏感的应用中嵌入式非易失存储器日渐流行。这些应用的存储器IP需要同时设计基本存储器位和存储器宏架构，以把功率要求降至最低。选择恰当的一次性可编程(OTP)存储器宏在提供低功耗性能的同时，还可满足非易失存储器的要求。

许多应用所要求的非易失存储器(NVM)并不需成百上千次的重写周期。比如，代码存储、校准表、设置参数等一旦编程后一般不需改变。对那些偶尔需改变的场合，采用一个适当的存储器管理算法就能够跳过过时的信息，并用预留的存储空间来进行升级。在设计中，通过这种管理，成本低且安全的反熔丝OTP存储器能够与可重写的NVM一样有效地用作嵌入式存储器。

反熔丝OTP存储器的成本优势来自于其小单元体积和简单工艺。利用Sidense的1T-Fuse存储器IP等技术，反熔丝存储器的设计可与单个晶体管一样小。因此，采用该技术的存储器单元尺寸要比可多次编程(MTP)的浮栅存储器的小得多。小尺寸的位单元使得存储器阵列的占位面积更小，从而降低了与面积相关的裸片成本。

反熔丝OTP存储器的可靠性则源于其工作的简单性。在编程后，反熔丝是一种永久的、所期望的短路电路，是正常存储器读操作时无法意外形成的。浮栅NVM虽然可重写，但因在编程和擦写时需把电子导入和导出栅，故可能发生穿崩。电子的导入和导出操作最终会击穿浮栅的绝缘氧化层，在存储单元中形成永久且有害的短路电路。

工作的简单性也使OTP存储器与生俱来就是一种比其他NVM功耗更低的设计。例如，就晶体管数量一项，基于反熔丝的存储器的功耗预计就会更低。另外，它的小单元尺寸意味着存储器阵列的物理尺寸更小。这降低了位线和字线的电容，从而也降低了预充电和开关的功耗。

图1 小尺寸的单晶体管OTP位单元在降低读功耗的同时可把阵列裸片的面积和成本降至最低。

虽然OTP位单元设计决定读存储器单元所需的最低功耗，但与构成完整存储器宏的位单元阵列相关的许多其他设计因素同样十分重要。例如，应避免电流感测，因为它要求有一个直流电流流经单元和参考基准。该直流电流一直在工作，即使在存储器处在待机模式时也耗电。与此相反，一种低功耗电荷感测技术可收集所有经单元泄漏的电荷，为感测放大器生成一个电压信号。该单晶体管分离隧道单元的一致编程状态特性使得电荷感测可行且可靠。

存储器单元设计中，降低功率要求的另一要点是使感测放大器不消耗任何直流功率。Sidense SLP宏利用交叉耦合锁存式感测放大器，直到输入端有能被正确读取的足够电压，该感测放大器才导通。感测放大器一旦导通，正反馈会驱使其处在两个零电流态中的一个。因设计中的其他因素都遵循简单的静态CMOS逻辑，所以漏电是唯一直流。

降低OTP阵列平均功耗的技巧之一是把不必要的开关和预充电操作减至最少。通过在系统级优化地址切换顺序可实现该目标。在存储器读周期之间，使内部地址解码保持稳定而非将其返回为一个未选状态也可减少一些开关和预充电操作。若相邻两个周期间只有几个地址位改变，该方法可省电。设计师通过优化地址空间分配可把这种优势发挥到极致。

内部阵列构造也可降低功耗。典型的存储器阵列对地址进行解码，形成一行字线激活存储器单元。单元输出形成位线，一个多路复用器选择其中的一条线将其传送到位感测放大器。该方法的缺点之一是，"提起"一条字线会激活一行中的全部单元，这样一来，没有被读取的单元也产生功耗。另外，位线与列内每个单元都相连，这会增加位线容抗进而增加读操作的功耗，并降低存储器速度。在先进工艺技术节点，由于泄漏电流增加，多重连接的位线还会产生诸多问题；为正确读取信号，也许需加大电压摆幅。

降低字线功耗的一种方案是通过使用块解码引入层级设计。这种方法没有采用全局字线来激活整行，而是增加一个解码层来生成本地字线。然后，重新编排各列以使字中的所有位都在相同的本地字线上，这样一来，存储器阵列可把本地字线所激活的单元数量减至最少。另外，长的全局字线和位线能够工作在更低电压，最终降低读操作功耗。

图2 传统的非层级存储器阵列架构具有长的位线和字线架构功耗很大

可采用类似的方法来减小位线容抗，以降低功耗。这种存取机制没有直接与全局位线连接，而是仅当本地字线激活时才启动本地位线，从而确保读操作时仅有少量存储器单元是活动的。