一种多功能存储器芯片的测试系统硬件设计与实现

随着电子技术的飞速发展， 存储器的种类日益繁多，每一种存储器都有其独有的操作时序，为了提高存储器芯片的测试效率，一种多功能存储器芯片的测试系统应运而生。本文提出了一种多功能存储器芯片的测试系统硬件设计与实现，对各种数据位宽的多种存储器芯片（SRAM、MRAM、NOR FALSH、NAND FLASH、EEPROM等）进行了详细的结口电路设计（如何挂载到NIOSII的总线上），最终解决了不同数据位宽的多种存储器的同平台测试解决方案，并详细地设计了各结口的硬件实现方法。

引言
随着电子技术的飞速发展，存储器类芯片的品种越来越多，其操作方式完全不一样，因此要测试其中一类存储器类芯片就会有一种专用的存储器芯片测试仪。本文设计的多种存储器芯片测试系统是能够对SRAM、Nand FLASH、Nor FLASH、MRAM、EEPROM等多种存储器芯片进行功能测试，而且每一类又可兼容8位、16位、32位、40位等不同宽度的数据总线，如果针对每一种产品都单独设计一个测试平台，其测试操作的复杂程度是可想而知的。为达到简化测试步骤、减小测试的复杂度、提高测试效率、降低测试成本，特设计一种多功能的存储器类芯片测试系统，实现在同一平台下完成所有上述存储器芯片的方便快捷地测试。

设计原理
此设计方案根据上述各种存储器独自的读写时序访问特性，通过FPGA的灵活编程特性，适当地调整NIOSII的外部总线时序，最终实现基于NIOSII的外部总线访问各种存储器读写时序的精确操作。如图2-1。通过FPGA自定义一个可以挂载所有存储器芯片的总线接口-ABUS，如表1。而且在同一个接口上能够自动识别各种接入的被测试存储器芯片，它们通过类别输入信号（CLAS）来区分,每一种存储器芯片对应一种独特的操作时序。下面是几种存储器芯片的接口连接方式及信号描述。其它的存储器芯片都可以用类似的接法挂载到ABUS总线上，最终完成测试。

图 2?1 NIOSII的总线挂载各类存储器芯片连接示意图

表1：ABUS接口信号说明表

40位NAND FLASH连接设计
如图2-2所示，40位NAND FLASH与NIOSII 通过ABUS(FPGA)桥接,把外部总线的时序完全转换成NAND FLASH的操作时序。40位NAND FLASH芯片品由五个独立的8位NAND FLASH芯片拼接构成。5个8位器件的外部IO口拼接成40位的外部IO口，而各自的控制线（NCLE，NALE，NRE，NWE）连接在一起构成一组控制线（NCLE，NALE，NRE，NWE），片选相互独立引出成NCS0-NCS9,忙信号独立引出为R/B0-R/B9。

如表2，详述了40位NAND FLASH与ABUS的连接关系。

图 2?2 ABUS与40位NAND FLASH接口图

表2，40位NAND FLASH接口连接表

40位SRAM与NIOSII连接
40位SRM模块与NIOSII通过ABUS连接，实现正确的时序读写操作。测试时，一次只测试8位，分5次完成所有空间的测试。如图2-4。表4是详细的信号连接说明。

图 2?4 ABUS与40位SRAM连接

表4，40位SRAM接口连接表

8位SRAM与NIOSII连接
8位SRM模块与NIOSII通过ABUS（FPGA）连接，实现正确的时序读写操作。如图2-5。表5是信号连接说明。

图 2?5 ABUS与8位SRAM连接

8位SRAM与NIOSII连接

8位SRM模块与NIOSII通过ABUS（FPGA）连接，实现正确的时序读写操作。如图2-5。表5是信号连接说明。

图 2?5 ABUS与8位SRAM连接

表5，8位SRAM接口连接表

硬件电路设计
在测试NAND FLASH时，测试时间长达十个小时不等。在此为提高测试效率，增加测试速度，本设计采用两套完全一样且独立的硬件系统构成。可同时最多测试2片NAND FLASH器件。每一个硬件系统由一个微处理器（NIOSII）加一个大容量FPGA及一个存储器测试扩展接口（即ABUS接口）三大模块构成。如图3-1。RS232通信接口实现测试系统与上位机的数据交换，完成人机交互操作。电源系统产生各种合适的电压，满足各芯片的电源供给。

图 3?1 硬件方块图

处理器模块电路
处理器模块电路由FPGA内嵌的NIOSII软核（CPU）、两路RS232通信、一个FLASH芯和一个SRAM芯片组成。CPU是整个系统的核心管理者，向下负责各种存储器芯片的读写测试，向上负责与上位机通信，实现人机交互。通信由其中一个RS232电路完成，另一个RS232电路用来实现系统调试和软件固化。FLASH芯片用来存储程序代码及重要的数据。而SRAM芯片在CPU上电工作以后，通过CPU加载FLASH的程序，最终给CPU的程序代码提供快速的运行环境。

基于FPGA的ABUS接口模块
ABUS接口模块由FPGA芯片、配置FLASH及数据存储EEPROM芯片构成。ABUS要实现NIOSII的外部总线与多种存储器模块的接口对接，每一种特定的存储器有一个特定的时序逻辑，而每一种时序逻辑可以通过FPGA的硬件代码（IP核）来实现，具体的每一个存储器模块在测试时会给ABUS接口一个固定的类别信号CLAS，ABUS接口根据这个类别信号识别出各种SIP存储器模块，最终切换出正确的对应特定产品的时序逻辑，来完成NIOSII通过外部总线来对存储器芯片的读写测试。而配置FLASH实现FPGA在上电时硬件程序的加载工作及掉电数据保护。EEPROM用来存储一些重要的系统参数。