一种基于AT25T1024 FLASH的高速SPI接口设计

引言

在一些军用芯片的早期设计中，一般先采用比较成熟的商用协议芯片进行军用化改造(通常做成板卡形式)，而商用芯片的军用化改造主要体现在确定性、实时性、稳定性、安全性等问题上，所以一般需要在商用协议芯片的上层加入较多的控制功能。FPGA以其资源丰富，易于组织流水和并行处理等优点，为这种复杂控制提供了很好的选择。而SPI在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，因此在基于FPGA的读写接口设计中，高速SPI是一种很好的选择。

1 SPI结构

SPI (Serial Peripheral Interface-串行外围设备接口)是Motorola公司推出的一种高效率全双工同步串行数据接口，以主从模式工作，广泛应用于FLASH，实时时钟，AD转换器等。SPI串行外围设备总线根据串行同步时钟极性(CPOL)和时钟相位(CPHA)两个参数的设置分为四种工作方式(SPO，SP1，SP2，SP3)。本板卡选用的片外存储器AT25F1024仅支持0和3模式，为简化设计，本设计的SPI时钟采用SP0模式(CP-OL=0，CPHA=0)，时钟极性为低电平，时钟相位串行时钟上升沿采样数据，下降沿数据输出．SPI为主从工作方式，主设备由三部分构成，SPI_CFG_LOAD配置加载模块可自动读取存储器FLASH的值，并加载到片内DPRAM中。主机通过配置SPI_CTRL控制模块相应的寄存器，来完成对片外FLASH的访问。SPI结构框图如图1所示。

2 高速SPI接口设计

2．1 配置加载模块的设计

SPI_CFG_LOAD配置加载模块主要完成从片外FLASH读取数据，并将数据存入片内DPRAM中的功能。图2给出了对应的状态机设计。

各状态说明如下：
SPI_IDLE：空闲状态，如果主机配置了寄存器SPICFGSTART，状态就跳到SPI_TX_BUFFER状态。
SPI_TX_BUFFER：在此状态主要向SPI_CTRL模块的发送缓冲区地址0填入8位读命令及读取数据的三字节起始地址，状态机之间进入下一状态。
SPI_CTRL_REG：在这一状态，配置SPI_CTRL模块CTRL寄存器的值，包括一次读操作搬运的数据位数，数据加载方式。如果配置GO位为"1"，表明可以开始进行读传输，进入下一状态SPI_CS。
SPI_CS：配置SPI_CTRL)模块寄存器SS位的值，以选择传输数据的从设备。
SPI_WAIT：本状态判断读操作的起始地址和终止地址是否在要求的范围内，如果处于相应的范围，地址自动加64后，状态机进入SPI_SS_ UA状态。
SPI_SS_UA：等待片内DPRAM的写操作完成，如果DPRAM_WR_END_T信号为高，说明当前的传输操作已经结束，可以进入下一次的访问，状态机进入SPI_IDLE状态。

2．2 控制模块的设计

SPI_CTRL控制模块可将发送缓冲区0的数据读出来，经过并串转换，发送到串行线SI上，并且控制从串行线SO上接收数据，存储在接收缓冲区，并行数据转换成串行输出由并串转换状态机来控制实现，见图3。

各状态含义如下：
TX_IDLE：等待主机设置控制寄存器的GO位，如果置"1"，表示准备开始传输，跳入下一状态TX_ADDR。
TX_ADDR：当传输长度小于等于32位时，跳入下一状态PARALELL_DATA。
PARALELL_DATA：如果GO为1，在此状态TIP将被置"1"，说明传输开始，传输的计数器开始计数。
SERIAL_DATA：并行数据转换为串行数据发送出去，当CNT_SHIFT计数器减到0时，传输结束，状态跳入TX_IDLE。

2．3 串行移位时钟设计

SPI串行线上的主从设备必须根据具体要求设置匹配的传输时序模式，时序只有匹配，数据传输才能正常进行。如果设置的不匹配，可能导致数据接收方和发送方在同一时钟沿作用，而使数据传输失败。本设计中的时钟仅支持SP0模式，即串行时钟处于空闲电平时，空闲状态时钟的极性电平为低，在时钟的前沿采样数据，时钟后沿串行线上数据变化。

在采样时刻，线上数据必须已经稳定可靠，因此数据发送端设备应提前将数据移出到数据线上，本SPI接口电路设计在同一串行移位时钟周期中的前一个时钟沿(即相反时钟变化方向)将数据移出，移位时钟设计为系统时钟的两分频，为40／2MHz。

2．4 SPI相关寄存器描述

在本设计中，共有四种32位寄存器，包括控制寄存器，从设备选择寄存器，加载配置数据起始寄存器以及加载配置数据完成寄存器。

控制寄存器用来控制配置信息加载方式，即：片外FLASH加载方式或主机直接加载方式。当选择片外FLASH加载方式时，控制寄存器还用来控制一次数据传输的长度。CTRL寄存器的具体描述见表1。

从设备选择寄存器的SS位置"1"时，表示选中从设备。置"0"表示不选择任何从设备，本设计仅支持一个从设备。
加载配置数据起始寄存器的SPICFGSTART位置"1"时，配置数据自动从FLASH中读取并写入到DPRAM中，置"0"不进行读FLASH操作。

加载配置数据完成寄存器为只读寄存器，用来判断数据是否已经加载完成。

2．5 SPI缓冲区设计

图4所示为主机可直接访问的SPI接口内部DPRAM发送和接收数据缓冲区。