芯与世界的融合 A-D转换器IC新技术展览

在"2015 Symposium on VLSI Circuits"上，与A-D转换器IC相关的发表引人关注，相关会议共安排了4场。下面就来介绍一下前半程的2场会议，也就是会议3"SARADC&SC Filter"和会议11"Nyquist ADC and DAC"上备受关注的发表内容。

首先在会议3上，作为SAR的ADC技术，相关研究人员介绍了电荷再循环技术的应用、FinFET的活用、使用差分反馈的ΔΣ-SAR，以及Flash-SAR-VCO复合架构等内容。

其中，SAR的电荷再循环技术是美国密歇根大学开发的。该技术提出了用前一次采样时存储于电容中的能量为下一SAR充电的方案。在此基础上结合后续信号的预测技术，可使SAR的功耗极小化，获得6.6fJ/conv.的电效率。

但该方法的操作比较复杂，每次转换需要4步。密歇根大学在传感器及医疗用LSI技术上具有优势，医疗用A-D转换器IC要求实现极低功率的工作，因此该大学对上述技术展开了探索。医疗用A-D转换器IC通常采用低速工作的8bit构成，因此能够导入上述电荷再分配技术，但要将该技术应用于高速高精度的SAR，估计难度较大。

英特尔发表14nm工艺的SAR

英特尔发表了使用14nm工艺FinFET的SAR。使用已有电路技术的部分较多，工作速度作为14nm工艺来说也并不算高，只有70MHz。虽然SNDR达到68.1dB，在SAR中较高，但不使用过采样技术的话，比较器要求的噪声水平就会降低，造成功耗增大。如果是使用14nm工艺，那么就要通过过采样使LSB平均化，提高信噪比（S/N），最好是比较器能够保持较大的噪声水平。但不知为什么，该SAR好象并未采用这一思路。

东京工业大学的松泽研究室公开了不使用运算放大器、只用SAR电路来实现ΔΣ调制器的创意。差分反馈是只反馈量子化误差的ΔΣ调制，作为可省去运算放大器的想法很早就为人所知。此次通过在SAR电路中导入这一方式，实现了不需要运算放大器的ΔΣ调制器。

该调制器的电路制作巧妙，是非常有趣的创意。但实现的电路，其过采样比为4左右，尚未达到充分显现ΔΣ调制效果的水平。松泽表示"还有改善的余地"，因此今后的进展值得期待。

因使用VCO比较器而备受关注的发表

美国加利福尼亚大学洛杉矶分校教授Razavi的研究小组介绍了基于Flash-SAR-VCO复合架构的A-D转换技术。采样速度为200MHz，SNDR为68dB以上，FOM也达到8fJ/conv.，性能令人吃惊。通过用Flash-ADC决定SAR的MSB部分，在比较器中使用VCO，LSB部分也可多bit转换。因此能够非常高速地工作。

比较器使用VCO的方法是笔者在近年来发表的技术中一直关注的内容。使用VCO后可使比较器轻松实现多bit化，但同时也存在线性问题。因此，通过用Flash-ADC一次性决定MSB，将VCO比较器的输入范围控制在了较小水平。

这一发表让人感觉发现了相容性非常出色的架构。VCO是具有无限DC增益的积分器，经常被当作为使晶体管发挥最大能力而偏置的电路。因此，根据使用方法可实现性能非常高的模拟电路。使用VCO的比较器也许会成为SAR今后的主流。在使用VCO的模拟电路方面，相关提案今后也将会增加。

非同步A-D转换要求的杀手级应用

会议11做了与奈奎斯特ADC相关的3项发表。分别涉及二分法检索型A-D转换器IC、无折返噪声的非同步型A-D转换器IC，以及以46GHz频率工作的、抑制了闪码发生的6bit时间交织型A-D转换器IC。

第一项是与二分法检索型A-D转换器IC相关的发表。通过在编码方法上下工夫，即使在比较器的亚稳态和采样保持电路的不完全采样下也可实现稳定的代码输出。采用8交织构成，6bit二分法检索A-D转换器IC每个均以3.125GHz频率工作。低频输入时有效bit为5bit以上，在25GHz奈奎斯特频率附近也有4.62bit。FOM也实现了143fJ/conv.的适当效率。

第二项是美国哥伦比亚大学教授Tsividis的研究小组所做的与非同步AD转换器相关的发表。该研究小组的非同步AD转换器的特点是：通过非同步工作抑制了折返噪声。此次提出了向该非同步工作A-D转换器IC折返称为Error Shaping的输入信号、使量子化噪声向高频区域扩散的方法。

该电路的构成与以前广岛大学岩田研究室提出的Δ放大器相同，但应用于非同步工作这一点引起了关注。相关技术是2009年前后发表的，因此有望列入参考文献。岩田研究室在世界上率先提出了使用VCO的ΔΣ调制技术等有趣的电路技术，此次的技术肯定会再次受到好评。但非同步A-D转换技术本身很难想象会成为主流，估计还需要探索杀手级应用。据悉发表方正在探索在Wake-up接收器上的