第三代移动通信与信号完整性问题

信号振荡和环绕

信号振荡(ringing)和环绕（rounding）表现为信号反复出现过冲和下冲，在逻辑电平的门限上下抖动，振荡呈欠阻尼状态，而环绕呈过阻尼状态。信号的振荡和环绕主要是由传输线上过度的寄生电感和电容引起收端阻抗与源端均失配所造成的。同反射一样，它们可以通过适当的端接予以抑制。通常，周期脉冲信号包含丰富的高次谐波而容易发生信号完整性故障，如时钟信号，更应多加防范。

信号的迟延

信号迟延表明数据或时钟信号没有在规定的时间内以一定的持续时间和幅度到达收端。IC只能按规定的时序接收数据，过多的信号迟延可能导致时序违背和功能的混乱。信号迟延是由驱动过载，走线过长的传输线效应引起的。传输线上的等效电容、电感会对信号的数字切换产生时延，影响IC的建立时间和保持时间，时延过大时会导致IC无法正确判断数据。

接地反弹与衬底耦合

接地反弹（Ground bounce）简称地弹，指由于电路中较大的电流涌动而在电源与地平面间产生大量噪声的现象。如大量芯片同步切换时，会产生一个较大的瞬态电流从芯片与电源平面流过，芯片封装与电源间的寄生电感、电容和电阻会引发电源噪声，使得零电位平面上产生较大的电压波动（可能高达2v），足以造成其它元器件的错误动作。由于地平面的分割（数字地、模拟地、屏蔽地等），可能引起数字信号走到模拟地区域时，产生地平面回流反弹。同样电源平面分割，也可能出现同样危害。负载容性的增大、阻性的减小、寄生参数的增大、切换速率增高以及同步切换数目的增加，均可能导致接地反弹增加。

同时，衬底耦合（Underlay coupling）可能使设计面临更大的挑战。在硅片设计中，由于衬底和阱具有有限的电阻率，其上流过电流时会产生一定的压降。而MOSFET管的阈电压（开启）取决于在栅区下面的衬底（或阱）的有效电压，这意味着任何衬底电流不仅能越过MOSFET管的阈电压，而且能越过逻辑门或时钟电路的阈电压，使设计很不可靠。随着水平尺度与垂直尺度的下降，衬底和阱层的电阻增大，情况就变得更坏。

信号完整性的解决办法

对芯片设计，通常采用两种方法解决信号完整性问题。其RF解决方案集中于传输线，常在封装边界上使用阻抗匹配办法，而数字（即宽带）解决方案则强调选择封装，控制同步切换数量和切换速度，在封装外部电源引脚与地之间使用旁路电容，在IC内部的电容则通过金属层的重叠来实现，即为高速瞬态电流提供一个局部低阻抗通路，防止接地反弹。

然而，当面临深亚微米设计中的信号完整性问题时，通常的解决方案不再适用。例如，限制边沿速率（Slew rate）虽然能够明显地改善接地反弹和串扰，但它同时限制了时钟速率。研究新的解决方法必须能够适宜深亚微米的IC设计。如，增加衬底电阻问题可采用绝缘体上硅技术（SOI）来解决，这是在微米IC设计中被广泛采用的技术。现在，解决信号完整性问题的方法主要是，电路设计、合理布局和建模仿真。

电路设计

在电路设计过程中，通过设计控制同步切换输出数量，同时控制各单元的最大边沿速率（dI/dt 和dV/dt），得到最低且可接受的边沿速率，这可以有效地控制信号的完整性。也可为高输出功能块（如时钟驱动器）选择使用差分信号。比如，通常时钟使用ECL信号或全摆幅的差分信号。对于应用工程师，通常是在传输线上端接无源元件（电阻、电容和铁氧体），来实现传输线与负载间的阻抗匹配。端接策略的选择应该是对增加元件数目、开关速度和功耗的折中。端接串联电阻R或RC电路，应该尽量靠近激励端或接收端，并获得阻抗匹配，同时，电阻R（如10Ω）可以消耗掉逻辑电路的无用直流功率，电容（如39PF）可以在满足开关速度的条件下削弱阻尼振荡强度，但同时须仔细选择该电容，防止其引脚电感引起的振荡（ringing）。

合理布线

布线是非常重要的。设计者应该在不违背一般原则的前提下，利用现有的设计经验，综合多种可能的方案，优化布线，消除各种潜在的问题。虽然有一些设计规则驱动的布线器有助于设计者优化设计，但还没有一种完全由用户定制设计规则和完全支持信号完整性分析的布线器。布线工具应该与全部寄生参数抽取相结合，以得到对于时滞率和时延的准确预测。成功的布线器不仅应有精确的寄生参数抽取，还能与信号完整性工具相结合，在发现信号完整性降到要求的阈值以下时，能够割断导线，重新布线。

建模仿真

合理地进行电路建模仿真是最常见的解决办法。在现代高速电路设计中，仿真分析显示其优越性。它给设计者准确、直观的设计结果，便于提早发现隐患，及时修改，缩短设计时间，降低设计成本。设计者应对相关因素作合理估计，建立合理的模型。对于IC设计，电路的仿真必须在封装的环境下进行，仿真结果才能更接近铸模后返回的硅片测试结果。由于信号完整性问题经常作为间歇性错误出现，因此重视同步切换控制、仿真和封装，保证设计符合信号完整性要求，在硅片制造前解决问题。对于IC应用，可利用仿真来选择合理的端接元件和优化元器件的布局，更容易识别潜在问题，并及时采取正确的端接策略和布局约束机制来解决相关的信号完整性问题。随着时钟频率的增加和IC尺寸的持续下降，保持信号完整性对设计者来说越来越富有挑战性，这使得建模仿真成为设计中不可或缺的环节。