将信号完整性分析引入网络产品线路板设计

高密度ASIC和百万门级FPGA的使用带来了一个新的问题，即信号完整性问题，它在芯片内外都可能存在。如果IC设计人员没有使用良好的接地技术，挨得很近的连线之间产生的片上寄生效应和互联耦合很快会导致通信延迟，此外片外I/O缓冲器同步开关噪声、封装寄生效应、芯片和线路板连接部分产生的串扰及回声信号等也会使得表面上行得通的系统设计根本无法工作。本文将介绍信号完整性工具的选用问题。

早在10年前，西门子信息与通信网络系统事业部(ICN)的工程师就已经在设计4～6层线路板，那时的数据传输率在100Mbit/秒以下，板上元件信号上升/下降沿速率通常为几个纳秒。现在，同样的设计人员要设计高达20层的线路板，传输速率超过600Mbit/s，最新高速元件信号沿上升下降时间只有几百皮秒。次纳秒边沿速率和高速系统时钟使系统设计人员不得不重新考虑系统结构，以克服新的信号完整性、时序和EMI等一系列问题。

现代线路设计的密度不断增加，要求必须对信号完整性进行验证，因为当信号在线路板间传输或靠近邻近的信号时,信号会处于各种阻抗不匹配的情形中。此外，很多这类设计问题都是在不知不觉中产生的，大多数情况下的信号完整性问题如信号过强及回声信号等，主要是由驱动IC的驱动能力和转换时间造成。虽然拓扑结构没有改变，但一些未公开的变更，如芯片尺寸缩小或技术改变等，都很容易使一个已证明是合格的设计变得勉强合乎要求，这种影响有时候是灾难性的。回声信号会引起器件产生多重时钟，信号过强则会导致时序错误并损坏元件。

手工解决已经过时

日趋复杂的任务大大改变了通信线路板的构成方式。以前的线路板设计人员开发产品时，可以用一个成熟并经过证实的IC系列，采用IC供应商提供的设计规则,但现在这种情形已基本消失了。定制ASIC能极大增加产品性能和集成度，但同时也迫使线路板设计人员要用大量时间执行特殊测量，并手动解决信号完整性问题，不断改变设计的布局与布线。在如今面市时间将决定产品是否成功的竞争环境下，几乎没有设计人员有那么多充裕的时间。最近10年里，由于设计的复杂程度急剧增加，西门子的设计工程师愈来愈清楚地认识到，为了确保设计质量，信号完整性分析必须成为设计流程的一个组成部分。

上世纪90年代中期，西门子设计部门的设计环境最初建立在Cadence前端工具上，它与公司内部开发的布线工具相连。不过后来，开发人员将前端工具改为Mentor Graphics的Design Architect，印刷线路板设计仍采用自己公司的Board Station产品，另外还使用多种验证和分析工具进行软/硬件协同模拟、热分析和时序验证。这样通过用手工再改进一些可能出问题的地方，信号完整性问题很大程度上可以得到解决。

但由于线路板的复杂程度迅速增加，有些板中的信号数量已经达到5,000种，采用的ASIC管脚也在1,000个以上，因此手工建立设计限制以确保信号完整性这一作法很快就行不通了。Spice模型并不是很容易就能得到，而且就算有，其性能和功能也有很大的局限性，并缺乏与CAD主机系统联系的接口，所以我们的工程师们考虑自己开发一种信号分析工具，简化信号完整性设计过程，并提供最好的准确性和速度。所需要的工具要能够对整个线路板进行分析，并迅速判断信号过强和不足的问题，对特殊类型信号的单调性进行测定，确认多阈值交叉，以及进行综合串扰分析。设计小组的最终目标是保证每个设计的每块线路板电气性能在测试时能一次通过。

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