DDR走线难点设计考虑

对于板子上主控芯片BGA间距很小为0.5的，DDR此处以及正版走线的线宽为在3mil 左右，大家请问这样的设计DDR处以及正版用3mil的走线设计信号完整性要考虑的重点会是哪些，已经和板厂协商过了3mil是可以做的，对于这样的设计重点我觉得首要考虑的是这么细的线损耗会不会造成很大的影响，不知道对不对，谢谢大家，备注走线是3mil正版的信号线，受主控芯片影响，BGA封装，没有空pin位置，BGA还比较深

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对于DDR3这种信号基本不需要考虑损耗问题，本来就不长。阻抗控制好就行了。