帮忙看看SAR ADC 里的一个逻辑电路

看不出功能，仿真一下不就OK了，这么简单的逻辑
你怎么什么都搞? 又是DAC,又是 SAR ADC，
东一榔头，西一棒槌

这个图画的不是很方便看，
功能是为了产生一对 no-overlap clock for swich capacitor control

模拟电路基本所有的电路都有反馈，正常

呵呵 不好意思啊 我现在主要做DAC，这个问题是帮别人问的

A是时钟信号的话，就是时钟发生电路，你从A上升沿分析，注意每个门都有延时，你可以假设所有反相器的延时一样Ti，所有2nand的延时一样Tn，你这个图只画了一半吧
分析的时候注意，
nand的输入是0的话，输出就确定了，不用看另一条路径的信号，当然就不用关注另一条路径的延时了
nand的输入是1的话，需要关注另一条路径的信号，需关注两条路径看谁的延时大，由大的那条决定延时大小

这个电路，如果输入是clk的话，最终得到的输出，高电平比低电平窄，很多时候，逻辑电路里头会用这种方式来消除毛刺

激励源。

non-overlapping奇怪了 这么好看的图怎么让你画成这样子！

这是一个两项不交叠时钟产生电路把。画的时侯将两个NAND上下排，再画其它部分

nice...

good good good

clk generator

这是产生两相不重叠时钟的典型电路，但是不知道输出为什么是Y1和Y2，Y2 和另一个nand2的输出之后两个inverter之后的信号才是两相不重叠的啊

这个是反向出来的电路吧

其本质是一个SR触发器，在输出口接了几个反相器进行延时。

输入信号是CLK

no-overlap clock ！

no-overlap clock

这是一个两项不交叠时钟产生电路

no-overlap clock generator