65nm 管子的gate leakage对运放设计影响严重吗？

做运放用65nm,有点不靠谱。
运放的match，offset怎么保证啊！

高速的，还不错。leakage 没啥的

开玩笑为啥65nm就不能保证。

看你over drive了和size了，40nm就遇到过，65要好一点

把面积做很大是可以保证，但是既然这样何必用65nm呢，用l大的不就好了，也不容易有leakage。

谢谢各位，SOC，工艺由不得我。

显然有好处，同等面积的管子，mismatch还是变小的。也就是同样的offset可以用更小的面积实现。

你是说用65nm工艺的好处，我是说用65nm但是L值不要用最小尺寸，就应该没有小编说的leakage问题，也能合理避免mismatch

我的意思是gate leakage，和最小尺寸关系不大。

对，我一直认为你说的是drain leakage了，犯糊涂了，没做过这么小工艺的真惭愧，胡言乱语一通。

把面积做很大是可以保证，但是既然这样何必用65nm呢，用l大的不就好了，也不容易有leakage。
First gate leakage is not related to L but W*L and VGS.
Second, mismatch is related to area not L. For given W/L, if the area is already large enough with minimum L and you are not aiming for large rds, it makes no sense to use non-minimum L, unless considering noise factor.

我知道你说的，但如果为了得到好的mismatch用最小的L，而一味的增加w那么会使管子进入亚阈值区，这不好吧！

好了，不争论了。analog design是case by case的，泛泛谈没有多大意义。

呵呵，是啊。stop

“我的意思是gate leakage，和最小尺寸关系不大。”这个是对了，先进的工艺加工更精细，L不设计为最小尺寸可以很大的减小沟道长度调制问题，但是小尺寸的工艺栅极氧化层厚度小，gate leakage会大

跟mos周圍環境有關
最好保持一致

thanks....

会有影响，特别是2级运放，仿真时你会看到单独仿真第一级的增益和结合第二级后看第一级的增益（都是DCgain）会有比较明显的不同，特别是第一级输出部分电流较小的时候以及第二级输入管较大的时候。另外运放的输出负载如果接较大的thin oxide mos作为负载的话（比如好几个pF甚至10几pF）会对增益有很大的影响。我现在做的PLL里面仿真其中用于CP的运放就发现这个问题，用1.2Vmos做输出负载让增益降低了差不多20dB。所以还是需要注意，不行的话有些地方用thick oxide mos来避免（比如上面说的负载）。我目前了解的就这么多，第一次使用65nm

gate leakage current 不是看仿真的。你仿真的差异来自于thin oxide和thick oxide引起的负载电容的差异。

mark。

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