delta-sigmaADC中级联结构为什么对第一级的运放要求比较高呢？

建立时间、噪声

上梁不正下梁歪

高增益是为了搞精度，为了把误差控制在一定范围内，通过计算，会得出第一级需要更高的精度。

any error from second and following stages would be shaped, so first stage is more important since any error will occur at the input

DS MOD不论啥结构,似乎对第一个OTA的SPEC都是要求最高的.
因为,输入信号就好比一支河流的源头,第一个OTA就好比最靠近这个源头的沙石,一旦这些沙石里含有污染成分(比如重金属元素,放射性元素等等),那么,下游的的水必然会受到污染.所以....,我们要尽力把第一OTA设计好LAYOUT好.
具体的定量计算就得靠推导+建模仿真,记得工艺偏差,还有像我们做人一样,这些SPEC也要预留足够的余地哦.哈哈,希望你笑纳.

太好了。如果你有Simulink的模型，在第一级加入非理想因素，例如白噪声或谐波失真；然后再在后面级加入；你会验证这个观点。

Not just MASH, sigle loop structure also has the same issue.
But comparing to sigle loop, MASH has higher requirement for the OPAMP
because of the mismatch between analog and digital.

可是第二级输入的不是第一级的量化误差吗?
第一级也只要得出一般delta-sigma调制器的输出方程就行了呀，也没看出对第一级需要比较高的要求，公式上看不出来啊
既然说对第一级要求高，有没有诸如一些量化的定律，比如第一级的运放增益要比第二级高多少之类呢?

针对mash，可以解释为两级的输出需要最后做数字处理结合在一起，可是这个数字处理是假设了理想结构的，所以必须有个高精度的第一级。

delta-sigma~ thanks

学习了，多谢

不错

。。

delta-sigmaADC中级联结构为什么对第一级的运放要求比较高呢