求教关于DIVIDE的phasenoise问题

为了求得PLL总的jitter，需要仿真各个模块的噪声，我想请教一下用pss+pnoise仿真Divider的phasenoise，在用pnoise看结果的时候是看output noise还是phasenoise?这两个有何区别?谢谢。

前者就是输出的电压噪声，后者是相位噪声，这里应该取后者，
因为，在pll model中divider输出的是相位，也就是这部分相位噪声会转化成输出端的相位噪声。
ps：你仿真完全部噪声之后，准备怎么获得整体的jitter?

thanks ！