CML divider结构工作频率和自振频率应该设成什么关系比较好

CML divider结构工作频率和自振频率应该设成什么关系比较好?
还有clock管，driving管，latch管，Rload应该怎么设最优，有这方面的paper专门讨论的吗?
还有电流给多少呢?
那个波形怎样才算过关的二分频?中间凹进去的地方一般会有多大?
有高手说说吧。

有一篇dynamics of high-frequency cmos dividers讲到了一些，还有没有补充的?

两倍初仿真
latch size和输入管尺寸决定自谐振频率，绝对尺寸绝对带计生电容能力

说是2倍，但是实际仿真的时候发现，能够分频范围还是挺广的，从几十MHz到几百MHz都行。
后仿结果会比前仿的差多少?

频率才百兆的话不用cml
如果用结果也差不多