请教： PLL divider
时间：10-02
整理：3721RD
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请教：
设计一个900MHz PLL， 0.18um工艺， 发现用普通的数字触发器也可完成反馈分频。反馈分频用普通的数字触发器设计好，还是用模拟（CML）触发器来完成分频，哪个特性更好?
谢谢
设计一个900MHz PLL， 0.18um工艺， 发现用普通的数字触发器也可完成反馈分频。反馈分频用普通的数字触发器设计好，还是用模拟（CML）触发器来完成分频，哪个特性更好?
谢谢
Common logic is ok, and lower power, and lower noise.
Thanks,
谢谢指教
这个还得看你是什么样的divider吧，如果只是个除2，除4之类的，当然用最简单的DFF就可以了，如果要是可编程的divider，可能要考虑架构了。
Common Logic IC is OK ！
If you need higher precision, fractional-N divider is highly prefered.
standard CMOS logic + TSPC DFF is OK.
standard CMOS logic is ok, low power
it depnds