Verilog-A中如何给数组赋值

大家好：
请问在Verilog-A中如何给一个数组赋初始值?
如我定义了一个数组
output [7:0] dout;
voltage [7:0] dout;
我想用initial_step给这个数组中的各位赋与不同的值，不知道要怎样来完成呢?
不想一个个地加进去，verilog里面是有这样的操作的。
generate函数好像只能赋一样的值...
谢谢各位！

帮顶，同想知道

同问，verilog-a 的输入时5bits数字信号，怎么当做数值用啊。

没发现有方便的方法

谁知道啊 没发现啊

同问，

同问啊，求解

同问啊

同问，等答案