verilog testbench数组循环求助。
时间：10-02
整理：3721RD
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testbench中，想实现parameter addr[1:size] = { 8'b00000000, 8'b000110000, 8'b00000110, .....}
repeat (size)
begin
调用addr 来加激励信号
end
发现verilog不支持。郁闷
如何实现类似功能?笨办法就算了，求灵活高效可实现的。谢谢！
repeat (size)
begin
调用addr 来加激励信号
end
发现verilog不支持。郁闷
如何实现类似功能?笨办法就算了，求灵活高效可实现的。谢谢！
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