LDO采用NMOS作为pass device的问题
如果采用NMOS，drop电压为NMOS的vgs，为什么呢?不也是vdsat么?找个资料说是因为采用NMOS的话会受到EA输出电压的限制，想了半天还是没搞懂，求大神现身说法。
一般芯片内部最高电压就是Vin，那EA输出最高也只能到Vin（不用charge pump等升压技术的话），所以用NMOS的话，Source电压只能上到Vin-Vgs。
正解。
谢谢回复 还有疑问在于 对于LDO来说VDD也就是vin，对于PMOS，drop out电压就是vin-vout=vdd-vout也就是PMOS管的vds值，也就是论文里面说的vdsat，但是对于NMOS来说的话，drop out电压不还是vin-vout么，不是vdd-vout么，这样来说不还是NMOS管子的vds么?看来这样理解肯定有问题，但是我不知道问题出在哪儿了~
LDO NMOS的Dropout很大！
谢谢回复我知道很大 但是我没分析出来 可能这问题比较弱 还求详细说明?
你说的没错，但是如果一个LDO需要dropout电压很小或者Vin很低的时候，用N管就不好了。因为被N管的Vgs卡到了。
好像有点懂了 我再想想 十分感谢耐心解答 好人一生平安~
dropout一直都是Vout-Vin，所以N管P管都一样，问题是N管的dropout是建立在N管要导通的前提下，想想管子的工作区间就明白了。
仔细琢磨2楼回复
学习了，多谢
用P管是反向放大形式，用N管时是源跟随器工作形式，结构有本质的区别。用N管时，压差最小也要大于阈值电压Vth（阈值电压有多大，你懂的），因为若想要压差Vds=Vdd-Vs＜Vth，由于Vg最大也只能为电源电压Vdd，这就意味着Vgs=Vg-Vs＜=Vdd-Vs＜Vth，也即管子工作在亚阈值区，这样电流输出能力肯定不行吧！Vg=Vdd这种状态已是压差为Vth时输出最大电流的极限状态了，此时要继续提高电流输出的话，只有增大Vgs了（增加过驱动电压），Vg已经不能再增加了（已经到Vdd了），只好降Vs了（Vs=Vout），这意味着压差进一步增大，不好吧！
两个vds值不一样。
恩恩 想明白了 十分感谢
是的 现在理解了 一个是饱和临界的vds一个是进入饱和区的vds
十分感谢详细的回答！