14位DAC veriloga代码
时间：10-02
整理：3721RD
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在网上找到了一个14位电流型DAC，cadence中编译时报了以下错误，如下图所示：
请问这个错误是什么原因?谢谢了
请问这个错误是什么原因?谢谢了
显然语法错误
需要begin & end?VHDL路过...
if语句包含有多于一条的命令就应该用begin end包含起来
不是else错了，是if语句错了哦
if的第一个分支也需要begin/end的
谢谢，我按照你提供的方法，解决了这个问题！
谢谢你的回复，已经将问题解决了