Cadence Analog artist 中编辑Verilog-A代码出错

没人了解么?自己顶一下，呼唤大牛啊！

换编辑器
ciw中
输入 editor="****"
我用的是gedit redhat 中

我也出现同样的问题，费解中

verilog-A 代码写好后，直接关掉，就是点一下右上角的叉。
然后系统会自动保存，并编译，如果代码有bug，会弹出对话框提示的。

我想弱弱的问下我引用库里已有的用verilog-a编出的电阻，然后加信号进行直流仿真，为什么提示出错呢?用verilog-a编出的模型可以直接加在电路里还是需要做些什么?

自动弹出的窗口一般是vi编辑器，学一些简单的vi指令就可以了。
比如，
:w
是保存
:wq
是保持并退出

默认的编辑器是 xterm 调用 vi ；vi 中保存关闭为 :wq
可以更改环境变量EDITOR来更换编辑器，例如在 .cshrc 中添加环境变量
setenv EDITOR 'gedit'
另外也可以在 .cdsinit 中设置，具体参考 .cdsinit的模板。

围观学习

直接用geidt来编辑吧

有的时候verilog-A的理想模型用起来会和analogLib 中的模型不太一样。连一个电容试试看，或者可以。
既然是电阻这样的模型，为什么不用analogLib中的电阻呢，这个用起来会更方便一些。

有人懂吗?我也不会啊 。

学习了

编辑完后，推出的时候保存步骤：先用ESC退出你现在的编辑状态，在左下角如果有个insert显示的话。然后按住shift和：打出“：”再输入wq就保存完毕了。