请教verilog代码向verilogA移植的问题

目前所用的cadence版本verilog和spectre混合仿真有问题，而verilogA仿真却支持。现在写好了一段verilog代码，想转成verilogA代码，请问，需要做哪些修改?verilogA是否兼容verilog的语法?是不是只需对input和output信号进行电学特性定义，而不用管中间的一些寄存器变量?

verilog也用在模拟电路的仿真?

模数混仿（Verilog-A + Verilog + ...）要用到Cadence的IUS工具，然后用Config View(Hierarchy instead of Schematic Composer)，在ADE中用Spectre就可以直接仿真了。

同问。

同问。

火星来的

既然是混合信号仿真，为什么要把verilog 转换成verilog-A呢?Verilog部分用ius中的ncvlog， verilog-A用specter.

看手册先熟悉一下吧，先对veriloga有点了解再来问。

7楼正解。