关于MOS管源漏punch-through的问题

想请教一下高人。
MOS管的源漏端电压不能太高，否则会导致punch-through，也就是源漏端之间穿通。一般而言2.5V NMOS的最小channel length是0.27um。就以这个最小channel-lenght的NMOS为例， 有如下三个问题。
第一，发生punch-through所需的电压高还是drain-bulk junction breakdown 所需的电压高?；换句话说哪个会先发生?
第二，gate端电压对punch-through的电压值有没有影响；换句话说其会影响punch-through的难易程度么?
第三，punch-through一旦发生时hard damage 还是soft damage?；换句话说器件会损毁而不能工作么?

有没有人帮忙啊?自己顶

想请教一下高人。
MOS管的源漏端电压不能太高，否则会导致punch-through，也就是源漏端之间穿通。一般而言2.5V NMOS的最小channel length是0.27um。就以这个最小channel-lenght的NMOS为例， 有如下三个问题。
第一，发生punch-through所需的电压高还是drain-source junction breakdown 所需的电压高?；换句话说哪个会先发生?==>一般来讲punch-through的电压低一些。但是，you know，punch-through是和沟道长度有关的，你不想punch through，可以把L弄长点。另外，drain-source junction?,应该是drain-bulk或source bulk吧！
第二，gate端电压对punch-through的电压值有没有影响；换句话说其会影响punch-through的难易程度么?
==> 理论上讲应该有影响，因为它影响耗尽层的形成，没有具体数据。
第三，punch-through一旦发生时hard damage 还是soft damage?；换句话说器件会损毁而不能工作么?
＝＝>soft damage，因为它的原理是两个耗尽层相接触了，这个你懂的。

多谢goodsilicon哦。更正一下是drain-bulk。
能不能定性分析一下gate bias对punch-through的电压值的影响? gate bias高和低哪个更容易发生punch-through?

这个你来给大家分析一下吧，你自己应该可以搞定的。以NMOS为例，我的结果是gate bias升高，更容易punch through。

在测试中我们发现如下结果。
-在45nm工艺中当漏端电压升至4V后（源端接地）L=0.28um的NMOS管发生punchthrough现象，此时的gate电压大概在0.9V左右；当电压降低到2V的时后电流会减小至一半左右。
-在40nm工艺中，同样的电路，但shrink后L=0.252um，NMOS管似乎没有发生punchthrough现像；区别是当漏端电压升至4V时，gate电压在1.2V。
似乎当gate电压上升后有益于降低punchthrough的可能性。这个现象该如何理解呢?

thanks for help

有没有人帮忙解释一下啊?

会不会punch-through和S,D端的结深很有关系。还有是不是有LDD等掩埋，L比如是0.25um，Leff具体是多少就要根据工艺手动算一下，在结合半导体反偏结知识，就可以大概知道了

其实与工艺有关

学习 我怎么觉得是gate bias越大punch through越不容易发生呢 因为在drain端夹断 vds提高时夹断点往S端移动 那么vds夹断电压与gate bias有关系 就是饱和的判定条件vds>vgs-vth 所以gate bias大的话 发生punch throngh 的vds大一些?求解释

的确是这样，我用的65nm的MOS，VGS加到1.2V，cascode组态5V才击穿，估计VDS的击穿会在2V左右，沟长为60nm。其实analog的设计并非要用1.2V的supply，这些都是digital的标准。

LDD，halo注入，沟道长度等都有关系，--工艺相关