如何用UVM搭建最简单的验证环境？

搞不懂uvm验证环境应该具有哪些基本的组件?那就多学习呗，基础都不会，就想搭平台了

不正在学嘛。

看一下张强写的Uvm实战，里面就是给你拿简单的程序举例子

组件分两类
1）uvm_component,在仿真过程中可以认为是静态的
2) 动态的，uvm_sequence,你要理解uvm_sequence最终是怎么将uvm_sequence_item通过uvm_sequencer发送到uvm_driver,然后response又是怎么回到uvm_sequence里面的
3)RAL，这部分的话你知道怎么调用就可以了，比如为什么需要reg2bus和bus2reg
4) TLM,知道analysis_fifo,port,export什么意思，怎么连
5) resource db的话看看uvm_config_db,知道怎么在不同的地方传递
6) phasing,知道哪几个phase,然后phase之间如何同步

我来教你

好啊

多跟你实验室的爸爸学习学习

太谢谢了

想默默的点赞，可是没有这个功能

GOOD

多看书，看看视频学习

请问你有用modelsim仿真带有ip核的vivado工程么?只用modelsim，用sv写tb。求指教

这个我没有诶，我也是刚学SV