用irun来仿真systemVerilog

刚开始学习systemVerilog，写了一个断言的小例子，但是用irun来仿真systemVerilog时报错了！说用systemVerilog写的module不能被instance！该怎么办呢?求各位大神指点呀！

你在哪里inst了?

源代码以及script呢?

问题解决了吗?我也遇到同样的问题
怎么解决呢?、
期待您的回复，谢谢了呢

学习了，学习了，学习了，