这段verilog代码好奇怪

1. task CFG
   
2. input a;
   
3. input b;
   
4. reg c;
   
5. integer i;
   
6. @(posedge cclk);
   
7. if(！FCS_B)
   
8. begin
   
9. D=0;
   
10. end
    
11. endtask

加分号就是在那一直等cclk的上升沿，这样就挡住了你后面的endtask.
如果需要这么用的话，你应该吧这段内容放到initial begin...end 或者always begin..end里面。

加了分号，后面的if就不是完整的语句了；不加分号，就是一个@进程，if是它的子语句。

task cfg后面少了一个；