interface with clocking block

system verilog 提供了这个功能。
如果有master，slave，但clock都是从testbench驱动的，应该挺好用。
但是，如果是一个vip驱动clock，就麻烦了。有什么解决方法吗?

一样的呀，难道vip没有对外的if。

没区别