求助：interface中的sequence是什么意思呀？

各位：
正在看uvm-1.1库中自带的example，其中有apb的interface中一段如下：
clocking mck @(posedge pclk);
outputpaddr,psel,penable,pwrite,pwdatal
input prdata;

sequence at_posedge;
1;
endsequence : at_posedge
endclocking :mck
然后我就不明白，这里面的sequence是干什么的，有什么意思。在《SystemVerilog for Verification,3nd Edition》中搜索了一下，里面“sequence”出现的地方好像都是说激励生成的时候的事情，我实在是疑惑，不知道有没有人知道呀?

是assertion的中的一个层次。
大哥，你好歹读个 SystemVerilog LRM行不?
提这种问题，我果断表示无语...............................永远不自己研究和学习的坐等答案的不可能成为合格的开发人员，话重了点，不过这个问题确实让人无语...............................

牛逼 的楼上学者

sequence用来描述一个行为序列，几个sequence可以组合成更加复杂的有序的行为序列。这里的 at_posedge就是一个废话，因为他总是为1.