验证时只想给部分rtl加specify，谢谢

验证时，对于有些模块，我们要屏蔽掉specify，而有些模块我们需要加入进行timing check的specify，有什么好方法，类似这样的操作，例如：把这些文件列一个lst，
+specify /prj/user/a.v
+nospecify /prj/user/b.v
+specify /prj/user/c.v

use config file and syntax as following:
instance {list_of_hierarchical_names} {noIopathnoSpecifynoTiming};
Explain the above line:
instance: Keyword that specifies that the attributes in this statement
apply to all module instances in the list specified by their
hierarchical names.
list_of_hierarchical _names : A comma separated list of module
instances enclosed in curly braces: { }
noIopath: Attribute keyword that specifies disabling the module
path delays in the specified module instances.
noSpecify: Attribute keyword that specifies disabling the specify
blocks in the specified module instances.
noTiming:Attribute keyword that specifies disabling the timing
checks in the specified module instances.
然后用在vcs compile命令中用这个选项：+optconfigfile+filename

学习了

谢谢您，但我们使用nc仿真

ncverilog 也支持 $disable_warnings（“timing", <hierarchy_name> 这个systemtask

您能具体说一下吗，或是告诉我参考那个文档，谢谢

是cadence的AE说的。没去找什么文档。我这边没问题。

好，那我这么说吧，比如我用ncverilog -fproja.lst
proja.lst里面是几个.v文件，
a.v
b.v
c.v
d.v
我想让a.v中的specify无效，
我应该怎么做，是这样写吗?谢谢。
ncverilog -fproja.lst -disable_warnings {specify, a.v}

I added in tb.v
initial
begin
#5000ns;
$disable_warnings("timing", tb_top.dut.a);
#1000ns;
$enable_warnings("timing", tb_top.dut.a);
end
没有试过command line. 你最好问一下你的AE。

谢谢你，我们小公司，哪有啥AE

你先试一下。我经常用 vcs, 很少用ncsim. 我们的testbench用ncsim可能有问题，不方便帮你试。如果有问题，我再帮你试一下ncsim.

感谢你的回复。