RTL信号名和systemverilog关键字冲突，导致irun 报Error

现在simulation需要用到analog model，但是model中信号名称有bit， 跟systemverilog 关键字冲突，导致irun报错，
不修改RTL，可以解决吗? Irun是否有选项对某些模块只用verilog编译?

用多步模式，文件分开编译嘛

ncvlog + ncelab+ ncsim搞定