ncverilog rtl前仿寄存器赋值传递出错，求教

求教，在用ncverilog前仿时，非阻塞赋值，clk_slow是clk分频后的时钟，dout与clk_slow同步，采add_out_2的值出错，请教是因为仿真选项没有加对么，还是其他的原因?
另我用vcs仿整个project时dout采到的是add_out_2上升沿之后的值，vcs单独仿这段代码采到的是上升沿之前的值。
拉开波形看信号之间没有延时，请问是内部默认包含了延时么，还是其他原因?期待回复

稍微贴一段代码吧，干描述太难想像了。

第一次贴图 ，赋值的代码 和nc仿真的波形

加单位delay吧，好看波形。

这个波形采样都是错的呀，你的add_out_2是不是在上升沿还有别的变化?现在采样的值和add_out_2都对不上呀。

并没有别的变化。用vcs单独仿真这段代码能正确赋值。nc就是错的，让我很困惑这个问题。

加个单位delay的意思是?把add_out_2延时一点在赋值给dout么，还是仿真时候有什么选项可以自动加入delay。求教！

关键你波形上看到上升沿前后对应的数据对不上。