systemverilog problem in vcs
Error found while trying to resolve cross-module reference token 'object'.Originating package '$unit'
---in this problem,i have included the file about the 'object',but the error still jump out.
2.Systemverilog keyword 'interface' is not expected to be used in this context.
---i had checked the interface definition .sv, i found no problem in the file.
1. Maybe it doesn't need 'object'.I guess
遇到了和第二个类似的问题，但是不值得怎么解决
1. 应该是比较弱智的问题，仔细看看，好好想想。光看报告也看不出什么来。
2. 是不是没有加参数 -sverilog
第一个问题应该比较简单的
第二个，就比较奇怪了，你确定是在进行sv的编译么?
什么版本? 较早版本支持不好。换到2011后应该好点
怎么没人回答第一个问题，不管弱不弱智，得有人回答啊。
疑问描述
While elaborating with VCS, the following error displays:
"Top Level Modules:
top
Error-[XMRE] Cross-module reference resolution error
/proj/gsd/ids/13.1/ISE_DS/ISE/verilog/src/unisims/MMCM_ADV.v, 223
Error found while trying to resolve cross-module reference.
token 'glbl'.Originating module 'MMCM_ADV'.
Source info: assign GSR = glbl.GSR;"
解决方案
One reason for this issue is that the dangling top "glbl" is not provided on the VCS command line with the other top-level modules. If so, you can resolve the issue by using the command as follows:
vcs -top top -top vcs <other elab options>
1 交叉引用路径问题；一种可能是路径引用的错误；另一种可能是那个object是define的一个宏，在使用的时候没有加‘，应该是‘object。
2 定义interface的definition .sv应该没有问题，而是实例化该interface的construct有问题，比如有可能你是在program--endprogram里面实例化该interface等。
在环境中是不是需要virtual
第一个问题，是一个初学者很容易碰上的问题，我就被遇见过多次，其实是个语法问题。LZ最好还是自己耐心的找找的自己的code。对自己有提高，我的师傅当时就是死活不说，我看了好久才搞明白的
这些问题 好像经常碰到不过后来写代码比较注意格式编译问题也就慢慢少了
老大知道的话直接说下吧，新手不容易啊，不是每个新手都能自己找到问题根源的。
我遇到这个问题折腾一天了，没能解决，现在去学vcs设置文档也来不及啊
把报错的LOG贴出来看看，信息太少
刚刚遇到小编的第一个问题，我的原因是单词写错了。
第一个问题：你要找找你引用的时候这句话前后的句子有没有语法错误， 比如少了冒号， 还有一种情况是VCS的filelist 文件前后顺序的问题。
第二个问题：找找你引用的时候这句话前后的句子有没有语法错误。