how can I call a VHDL shared variables inside Verilog
时间：10-02
整理：3721RD
点击：
请问各位大大，
在verilog中如何调用VHDL宣告的 shared variables ?
先谢谢各位大大
在verilog中如何调用VHDL宣告的 shared variables ?
先谢谢各位大大
Check hdl_xmr procedure and $hdl_xmr system task
感谢大大， 若目标源是VHDL 的 array ，VHDL 及verilog 能通用?
再次感谢