关于上电复位POR电路的一些问题的讨论

可能这个帖子应该放在电路设计区，但是已经点了发新帖了，懒得再改地方了！
先说问题：
最近搞一个很低频的电路，很低很低！
有多低呢?时钟周期：10ms够慢了吧?
电路中间有一个FSM结构，随之而来有个问题，异步复位，复位信号如果很短的话，会出现亚稳态，数字电路状态会是乱的。
我这说的不是理论仿真，是确实已经MPW一次，实际测试的结果。
现在仿真也是这样，所以需要做一个很长复位时间的异步复位信号。越长越好…
多长呢?那就暂定10ms吧。复位信号要10ms，搞模拟电路的同事说我疯了，那得多大电容啊…
复位电路结构我已经设计出来了，仿真可行，还没有流片测试，下月初流片。
有感兴趣的，有想法的情跟帖讨论！我晚些会公布我自己的设计的。
再上一大包我之前看的资料，有愿意补POR课看就拿走。
守规矩，原来发这儿的资料已经移走了，移得累死了！
另在资料区开了新帖：关于上电复位POR电路期刊论文
链接：http://bbs.eetop.cn/thread-274114-1-1.html

呵呵，谢谢小编

呵呵，谢谢小编

tks for sahring

学习了

谢谢小编

thanks

OMG，看着自己的帖子 杯具了，我是想开贴讨论的啊…

当你看到这儿的时候，LZ刚刚作出了一个非常艰难的决定，弃贴了！
3天了，找不到人聊一句关于设计的想法，天朝顶级开发网啊…

弃贴也得顶
其实用不着这么长的一个复位信号
你只需要做一个短的复位信号去复位一个或两个触发器，该触发器的Q去记忆复位来过就可以，然后让这个Q去做其他逻辑的同步复位信号

来而不往非礼也！不敢弃贴了。
LS的可行，本来发上来想看看有没有别的解决方案的。
其实就是这么做的。下面补充完整：
纯模拟额做法，无论怎么限制充电电流，或者放大充电电容，想做到这么长时间的复位，R或者C的面积都无法接受的大。
所以，还是用一个短的复位信号来复位级联的两个D触发器。原理类似计数器的结构，引出一个Q来做复位信号。并且由两个D触发器的Q或者~Q端来组合控制时钟信号输入，达到复位的目的。
希望此贴不是完结篇！

计数要用多个dff, 否则por沿来的时候可能digital还没完成初始化（clk不够）。
纯模拟的方法也是有的，只是R非常大，可以用某一电压控制单个或几个串联的p管构成，至于控制电压从哪来得动动脑筋了，暂不表呵呵！

不需要用多个DFF，只需要2个就可以搞定了。
只是说原理类似计数器级联的意思！
另外OSC起振需要时间，就算复位时候时钟初始化没有完成，个人认为不存在问题。
复位本来就是给DFF一个初值而已。这个值会保持到CLK来了再翻转的。
已经用模拟的仿真过了，因为DFF的复位本来就是异步的。就算时钟没有来之前有复位信号也没有关系的，得空我贴张图上来。
另外纯模拟的方法试验过了，觉得得不偿失。不管是R还是C面积都太大！
做模拟的电路不多，数字前后端出身。实在想不出有别的模拟的解决办法。见笑了！

期待阁下的大作啊！
模拟的方法电容几个pF, 不过pulse长度pvt离散大，不是所有case都能满足spec.

最近没空上网了，月中有一场很重要的考试要考！
半个月之内吧，会把相关的电路仿真，需要的话，版图也可以贴上来。

加个数字的POR电路吧,就是一个counter,频率高点,这部分用模拟给过来的rst信号, 然后再数10ms以上再给出一个rst信号给其他数字逻辑, 这个方法我们实验室用过,没有问题,现在的数字电路还在乎多几个DFF吗！你去比比模拟的一个管子....

加个片外的MAX811,如何?

上午考试了，状态还不错，过来看下！

这位兄弟基本上道破谜底了，目前就是这么干的。刚刚好频率慢，2个DFF就搞定了。
其实就是个同步复位吗，呵呵，简单。既然都已经被说破了，那还有必要贴电路和方针结果么?

学到了，赞一个

小编为何要那么长的复位时间?
我觉得1us就可以了，只要复位时间能够达到寄存器的RST端口（异步复位），不就可以了吗?

是这样，里面有个状态机模块，这个模块比较有意思。由周期性检测结果决定NS。偏偏这个检测周期很长，也就是说，上电滞后输入一直不变。所以上电滞后很长时间里面，这个NS一直是个X，然后仿真结果就是一片恐怖的X！为了安全，把RST信号拉长了，或者说同步一下。

复位电路不动，让复位控制一下FSM的时钟，或许是个方案哦

謝囉！來研究看看^_^

謝囉！來研究看看^_^

呵呵，看看

谢谢小编，这个问题很实际

概念都没有搞清楚，还流片，你真是个葱。

不能用一个触发器的输出来做复位吗?这样就不需要大电容了。

POR可以用counter的形式计数去实现延迟呀。

谢谢小编