基于uvm的soc验证方法请教

目前，我在学习搭建基于uvm的soc验证平台，对于系统验证时存在一些小疑惑，望大家给点意见。对于系统验证平台搭建现有如下两种想法，不知道哪种方法更具扩展性
1. 把各模块的相应的组件或模型接到各对应模块上，只对该模块进行监测
2. 把各模块的模型连接起来，构成一个和系统级dut完全对应的系统，监测两个系统的结果

不知道上述两种方法是否可行，亦或是大家能够提供一些想法。

应该看要做什么
如果只对模块进行验证，用1
如果对系统进行验证，用2

谢谢！对于方法2
1. 模型（rfm）是用class来写还是用普通的module方式（暂时不考虑c的方式）来写?2. rfm是否也具有和相应dut完全一致的端口?在rfm构成系统时通过端口把各个rfm连接到一起（同各个dut一样的连接方式）?
3. rfm的寄存器值如何获取，是通过监测apb总线获取还是自己译码（同dut获取寄存器值方式）获得?
4. rfm的数据值如何获取，是通过tlm端口从driver获取还是和dut一样通过端口获得?
5. 对于状态寄存器在模块级怎么验，是通过直接监测还是通过读取寄存器来判断?

model业界一般都是用class，但是你要把所有子模块的model集成为一个大model，这个还要看你子模块的model是精准级model还是transaction级的model了，如果只是简单的transaction级的mode的话集成的话还是会出现不少问题（不会像dut集成那么的容易）
寄存器的验证:用RAL

请问ral是什么?能说明一下么?我主要担心的是通过apb读取会影响到实时性?

可以参考uvm userguide chapter 5

好的，谢谢！

请问，在class中实现非阻塞赋值该如何操作?亦或通过其他方式（如中间变量）实现相同的效果?

能具体说明吗

我在建模过程中，想对变量实现非阻塞赋值，咨询别人目前的ise仿真器是不支持非阻塞赋值的。