菜鸟来问：verilog怎么调用systemc的module？

各位高手：
刚才老板问我：写了一个systemc的module，现在要对它进行仿真，testbench是用verilog写的。要怎么样才能用verilog仿systemc的module呢?testbench需要注意什么，还是直接把它当做一个verilog模块一样使用?哪些工具支持这两种语言一起仿真，该怎么使用工具?。我感觉好多问题啊。有没有人了解一些的，给我解惑一下?

modelsim就可以，具体可以看里面的examples

which one?

也可以看看modelsim的用户手册，应该也有和SC相关的仿真操作。

如果找到方法请不吝赐教一下,我也不知道这个怎么弄.最近一直在研究这个,如果有好资料分享一下
邮箱fanyongwinner@163.com,我这儿有个一资料但是英文的.而且也说得不太细.如果要我可以发给你

小编，我毕设是要用systemverilog和verilog混用，没有头绪。你的问题有进展吗

同样很关注这个问题

在Verilog中加入define语句吧

使用modelsim就可以，支持systemC和verilog的混仿

请问可以给我看看你的毕业设计吗，最进想学学sv和verilog混合设计。谢谢！

vcs就可以。sv部分和v用接口接一下就可以了，代码放到一个list里，vcs编译的时候加上sv的命令选项就可以了

vcs就可以。sv部分和v用接口接一下就可以了，代码放到一个list里，vcs编译的时候加上sv的命令选项就可以了