菜鸟来问：综合时DRC有violation怎么办？

综合一个design，终于把setup与hold 时间搞定，不过DRC报violation：
输出port的max_transition和max_capacitance均有violation，该怎么调?

没人知道么?顶上去

very good

1# oscillator_cn1
這是硬體的限制，
需要以tool最佳化，
或者自訂參數給tool去繞
或者，評估這對於強健性影響不大的話，略過。
或者，參考http://www.edaboard.com/ftopic154320.html