想学习system verilog,但不知道该怎么入手，大家能不能给些建议呢

我本开始对VHDL和Verilog都熟悉些，但对验证还不是很清楚，大侠们给些建议吧

建议你看下vcs的帮助文档。里面有很详细的东西，从语法到搭环境什么都有。

我也刚开始学，感觉从systemverilog for verification入手，然后结合验证实例看看VMM for systemverilog ，感觉挺不错的。

同感。
sv for verification 这本书很不错，中文版的翻译得也挺好。
比较基础，讲得也很清晰

想当年我是直接看lrm的，呵呵。

顶啊
学习中

这么听起来很复杂 -0-

sv断断续续看了也有半年了，

Does any one have the way to setup test environment for system verilog verification?

sv for verification和lrm同时看，还要跑实际的例子，效果才好呢。

先看一些基础知识，然后根据实例做一下，上手会快点

我也想学 可是没时间 工作太忙

verygood
受教

systemverilog for design
systemverilog for verification
这两本书知识点详细、示例充足
推荐一把，还可以把sv LRM3.1a作为字典使用

貌似学起来很难，有没有基础点东西可以参考

多写写testbench吧，实战出经验

systemverilog for verification

嗯，我也是刚刚开始学，向大家学习！

我做个一个小的验证平台，使用SV搭建的

从vera转到sv快一年了，我就是看vcs自带的文档学的。包括vmm。什么都有，还有例子。强烈推荐。

建议看ieee 1800-2005

正在学习中，请问楼上的VCS自带的文档是不是VCS student guide?

个人感觉好好看看systemverilog for verification,搞清楚基本概念

good notes

学习了呵呵呵

共同学习，俺也不会

systemverilog for verification入门

从看example入手

thank you very muh